F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

6.3. MAC信号

表 25.  TX MAC信号この表におけるNは、IPパラメーター・エディターで設定されたレーンの数を表します。
名前 幅 方向 クロックドメイン 説明
tx_avs_ready 1 出力 tx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、TX MACによるデータ受信準備ができていることを示します。

tx_avs_data

  • 64*N (1Gbから <29Gb)
  • (64*N)*2 (29Gbから <58Gb)
  • (64*N)*4 (≥59Gb)
入力 tx_core_clkout

Avalon® ストリーミング信号です。

TXデータです。
tx_avs_channel 8 入力 tx_core_clkout

Avalon® ストリーミング信号です。

現在のサイクルで転送されるデータのチャネル番号です。

この信号は、Basicモードでは使用できません。
tx_avs_valid 1 入力 tx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、TXデータ信号が有効であることを示します。
tx_avs_startofpacket 1 入力 tx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、TXデータパケットの開始を示します。

パケットごとに1クロックサイクル間のみアサートします。

この信号は、Basicモードでは使用できません。
tx_avs_endofpacket 1 入力 tx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、TXデータパケットの終了を示します。

パケットごとに1クロックサイクル間のみアサートします。

この信号は、Basicモードでは使用できません。
tx_avs_empty 5 入力 tx_core_clkout

Avalon® ストリーミング信号です。

TXデータの最後のバーストの無効なワードの数を示します。

この信号は、Basicモードでは使用できません。
tx_num_valid_bytes_eob 4 入力 tx_core_clkout

最後のバーストの最終ワードの有効なバイト数を示します。

この信号は、Basicモードでは使用できません。
tx_is_usr_cmd 1 入力 tx_core_clkout

アサートされると、この信号はユーザー定義情報のサイクルを開始します。

この信号のアサートは、tx_startofpacket のアサートと同じクロックサイクルで行います。

この信号は、Basicモードでは使用できません。
tx_link_up 1 出力 tx_core_clkout

アサートされると、TXデータリンクによるデータ送信準備ができていることを示します。
tx_link_reinit 1 出力 tx_core_clkout

アサートされると、この信号はレーンの再アライメントを開始します。

この信号を1クロックサイクル間アサートして、MACによる ALIGN CWの送信をトリガーします。

crc_error_inject N 入力 tx_core_clkout アサートされると、MACは選択されたレーンにCRC32エラーを挿入します。
tx_error 5 出力 tx_core_clkout 使用しません。

次のタイミング図で示している例は、10ワードのTXデータをユーザーロジックから10個のTXシリアルレーンにわたって送信する場合です。

図 26. TXデータ送信のタイミング図
表 26.  RX MAC信号この表におけるNは、IPパラメーター・エディターで設定されたレーンの数を表します。
名前 幅 方向 クロックドメイン 説明
rx_avs_ready 1 入力 rx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、ユーザーロジックによるデータ受信準備ができていることを示します。

rx_avs_data

  • 64*N (1Gbから <29Gb)
  • (64*N)*2 (29Gbから <58Gb)
  • (64*N)*4 (≥59Gb)
出力 rx_core_clkout

Avalon® ストリーミング信号です。

RXデータです。
rx_avs_channel 8 出力 rx_core_clkout

Avalon® ストリーミング信号です。

現在のサイクルで受信しているデータのチャネル番号です。

この信号は、Basicモードでは使用できません。
rx_avs_valid 1 出力 rx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、RXデータ信号が有効であることを示します。
rx_avs_startofpacket 1 出力 rx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、RXデータパケットの開始を示します。

パケットごとに1クロックサイクル間のみアサートします。

この信号は、Basicモードでは使用できません。
rx_avs_endofpacket 1 出力 rx_core_clkout

Avalon® ストリーミング信号です。

アサートされると、RXデータパケットの終了を示します。

パケットごとに1クロックサイクル間のみアサートします。

この信号は、Basicモードでは使用できません。
rx_avs_empty 5 出力 rx_core_clkout

Avalon® ストリーミング信号です。

RXデータの最後のバースト内の無効なワードの数を示します。

この信号は、Basicモードでは使用できません。
rx_num_valid_bytes_eob 4 出力 rx_core_clkout

最後のバーストの最終ワードの有効なバイト数を示します。

この信号は、Basicモードでは使用できません。
rx_is_usr_cmd 1 出力 rx_core_clkout

アサートされると、この信号はユーザー定義情報のサイクルを開始します。

この信号を、tx_startofpacket のアサートと同じクロックサイクルでアサートします。

この信号は、Basicモードでは使用できません。
rx_link_up 1 出力 rx_core_clkout

アサートされると、RXデータリンクによるデータ受信準備ができていることを示します。
rx_link_reinit 1 入力 rx_core_clkout

アサートされると、この信号はレーンの再アライメントを開始します。

Enable Auto Alignmentをディスエーブルする場合は、この信号を1クロックサイクル間アサートして、MACをトリガーし、レーンを再アライメントさせます。Enable Auto Alignmentが設定されている場合、MACでは、レーンを自動的に再アライメントします。

この信号は、Enable Auto Alignmentが設定されている場合はアサートしないでください。

rx_error
  • (N*2)+2 (1Gbから <29 Gb)
  • (N*2*2)+2 (29Gbから <58Gb)
  • (N*2*4)+2 (≥58Gb)
出力 rx_core_clkout

アサートされると、RXデータパスでエラー状態が発生したことを示します。

  • [(N*2+2):N+3] = 特定のレーンのPCSエラーを示します。
  • [N+2] = アライメント・エラーを示します。このビットがアサートされている場合は、レーン・アライメントを再初期化します。
  • [N+1] = ユーザーロジックの準備ができていない場合に、データがユーザーロジックに転送されることを示します。
  • [N] = アライメントが失われたことを示します。
  • [(N-1):0] = データにCRCエラーが含まれていることを示します。
レベル 2 の表題