F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 683074
日付 9/26/2022
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ドキュメント目次

4.4.2. RXリセットおよび初期化のシーケンス

F-tile Serial Lite IV Intel® FPGA IP のRXリセットシーケンスは、次のとおりです。
  1. rx_pcs_fec_phy_reset_nrx_core_rst_nreconfig_reset、および reconfig_sl_reset を同時にアサートして、FタイルハードIP、MAC、およびリコンフィグレーション・ブロックをリセットします。rx_pcs_fec_phy_reset_n およびリコンフィグレーション・リセットのリリースは、rx_reset_ack を待ってから行い、ブロックが適切にリセットされるようにします。
  2. 次に、カスタムPCSリセットがリリースされた後、IPによって phy_rx_pcs_ready 信号がアサートされ、RX PHYによる送信の準備ができていることを示します。
  3. phy_rx_pcs_ready 信号がHighになると、rx_core_rst_n 信号がデアサートされます。
  4. IPでは、RX MACリセットがリリースされた後、START/END または END/START CWとペアになっている ALIGN を受信すると、レーン・アライメント・プロセスを開始します。
  5. RXデスキューブロックでは、すべてのレーンのアライメントが完了すると、rx_link_up 信号をアサートします。
  6. その後IPでは、rx_link_up 信号をユーザーロジックにアサートして、RXリンクによるデータ受信開始の準備ができていることを示します。
図 25. RXリセットおよび初期化のタイミング図