F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

3.3. 生成ファイルの構造

インテル® Quartus® Primeプロ・エディション開発ソフトウェアにより、次のIP出力ファイル構造が生成されます。

デザイン例のファイル構造に関する詳細は、 F-tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド を参照してください。

図 4.  F-tile Serial Lite IV Intel® FPGA IP生成ファイル
表 9.   F-tile Serial Lite IV Intel® FPGA IP生成ファイル

ファイル名

説明
<your_ip>.ip

プラットフォーム・デザイナーのシステムまたはトップレベルのIPバリエーション・ファイルです。<your_ip> は、ご使用のIPバリエーションに付けた名前です。

<your_ip>.cmp VHDL Component Declaration (.cmp) ファイルは、テキストファイルです。このファイルに含まれているローカル・ジェネリックおよびポート定義は、VHDLデザインファイルで使用できます。
<your_ip>.html

接続情報、接続先の各マスターに対する各スレーブのアドレスを示すメモリーマップ、およびパラメーター・アサインメントを含むレポートです。
<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成時のメッセージがまとめられています。
<your_ip>.qgsimc インクリメンタル再生成をサポートするシミュレーション・パラメーターを一覧表示します。
<your_ip>.qgsynthc インクリメンタル再生成をサポートする合成パラメーターを一覧表示します。
<your_ip>.qip

IPコンポーネントを インテル® Quartus® Prime開発ソフトウェアで統合、コンパイルするために必要なIPコンポーネントに関するすべての情報が含まれます。

<your_ip>.sopcinfo

プラットフォーム・デザイナーのシステム内の接続およびIPコンポーネントのパラメーター化を記述しています。内容を解析して、IPコンポーネント用ソフトウェア・ドライバーの開発時に要件を取得します。

Nios® IIツールチェーンなどのダウンストリーム・ツールでこのファイルを使用します。 Nios® IIツールチェーン用に生成される .sopcinfo ファイルおよび system.h ファイルには、各スレーブにアクセスする各マスターに対するアドレスマップ情報が含まれます。異なるマスターには、特定のスレーブ・コンポーネントにアクセスするために異なるアドレスマップがある場合があります。

<your_ip>.csv IPコンポーネントのアップグレード・ステータスに関する情報が含まれます。
<your_ip>.spd

入力ファイルです。ip-make-simscript によって、サポートされるシミュレーターに対するシミュレーション・スクリプトを生成するのに必要です。.spd ファイルには、シミュレーション用に生成されたファイルの一覧のほか、ユーザーが初期化できるメモリーについての情報が含まれています。

<your_ip>_bb.v Verilogブラックボックス (_bb.v) ファイルは、ブラックボックスとして使用する空のモジュール宣言として使用できます。
<your_ip>_inst.v または _inst.vhd HDLのインスタンス・テンプレート例です。このファイルの内容をHDLファイルにコピーして貼り付け、IPバリエーションをインスタンス化します。
<your_ip>.regmap IPにレジスター情報が含まれている場合、.regmap ファイルが生成されます。.regmap ファイルでは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルでは、.sopcinfo ファイルを補完するために、システムに関するより詳細なレジスター情報を提供しています。これにより、System Consoleでのレジスター・ディスプレイ表示およびユーザーによるカスタマイズ可能な統計情報が可能になります。
<your_ip>.svd

ハード・プロセッサー・システム (HPS) System Debugツールにより、プラットフォーム・デザイナー・システム内でHPSに接続しているペリフェラルのレジスターマップが表示できるようにします。

合成中、System Consoleマスターに表示されるスレーブ・インターフェイスの .svd ファイルは、デバッグセクションの .sof ファイルに格納されます。System Consoleでは、このセクションを読み出し、プラットフォーム・デザイナーでは、そのクエリーをレジスターマップ情報に対して実行します。システムスレーブの場合は、プラットフォーム・デザイナーによるレジスターへのアクセスは名前で行われます。

<your_ip>.v または <your_ip>.vhd HDLファイルです。合成またはシミュレーション向けに各サブモジュールまたは子IPをインスタンス化します。
mentor/

ModelSim* / QuestaSim* スクリプトである msim_setup.tcl が含まれ、シミュレーションをセットアップして実行します。

synopsys/vcs/

synopsys/vcsmx/

シェルスクリプトである vcs_setup.sh が含まれ、 VCS* シミュレーションをセットアップして実行します。

シェルスクリプト vcsmx_setup.sh および synopsys_sim.setup ファイルが含まれ、 VCS* MX シミュレーションをセットアップして実行します。

xcelium/

シェルスクリプトである xcelium_setup.sh およびその他のセットアップ・ファイルが含まれ、 Xcelium* シミュレーションをセットアップして実行します。

submodules/ IPサブモジュールのHDLファイルが含まれています。
<child IPs>/ 生成されたそれぞれの子IPディレクトリーに対して、プラットフォーム・デザイナーによって synth/ および sim/ サブディレクトリーが生成されます。
レベル 2 の表題