F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

6.5. PMA信号

表 29.  PMA信号この表におけるNは、IPパラメーター・エディターで設定されたレーンの数を表します。
名前 幅 方向 クロックドメイン 説明

phy_tx_lanes_stable

  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、TXデータパスによるデータ送信準備ができていることを示します。

tx_pll_locked

  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、TX PLLがロックステータスになったことを示します。

phy_ehip_ready

  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、カスタムPCSによる内部初期化が完了し、送信準備ができていることを示します。

この信号は、tx_pcs_fec_phy_reset_n および tx_pcs_fec_phy_reset_n がデアサートされた後にアサートされます。

tx_serial_data

N

出力 TXシリアルクロック TXシリアルピンです。

rx_serial_data

N

入力 RXシリアルクロック RXシリアルピンです。
phy_rx_block_lock
  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、レーンの66bブロック・アライメントが完了したことを示します。
rx_cdr_lock
  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、回復されたクロックがデータにロックされていることを示します。
phy_rx_pcs_ready
  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、対応するイーサネット・チャネルのRXレーンが完全にアライメントし、データ受信準備ができていることを示します。
phy_rx_hi_ber
  • N (1Gbから <29Gb)
  • N2 (29Gbから <58Gb)
  • N4 (≥58Gb)
出力 非同期 アサートされると、対応するイーサネット・チャネルのRX PCSがHI BERステートにあることを示します。
レベル 2 の表題