F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

4.1.2. コントロール・ワード (CW) の挿入

F-tile Serial Lite IV Intel® FPGA IPによるCWの構築は、ユーザーロジックからの入力信号に基づいて行われます。CWは、パケット区切り文字、送信ステータス情報、またはユーザーデータをPCSブロックに示します。CWは、XGMII制御コードから派生します。

次の表では、サポートされているCWの説明を示します。
表 11.  サポートされているCWの説明
CW ワード数 (1ワード = 64ビット) インバンド 説明
START 1 あり データ開始区切り文字
END 1 あり データ終了区切り文字
ALIGN 2 あり RXアライメント用のコントロール・ワード (CW)
EMPTY_CYC 2 あり データ転送時の空サイクル
IDLE 1 なし IDLE (アウトオブバンド)
DATA 1 あり ペイロード
表 12.  CWフィールドの説明
フィールド 説明
RSVD 予約済みフィールド。将来の拡張に使用できます。0に固定です。
num_valid_bytes_eob 最後のワードの有効なバイト数 (64ビット)。これは3ビット値です。
  • 3'b000: 8バイト
  • 3'b001: 1バイト
  • 3'b010: 2バイト
  • 3'b011: 3バイト
  • 3'b100: 4バイト
  • 3'b101: 5バイト
  • 3'b110: 6バイト
  • 3'b111: 7バイト
EMPTY バースト終了時の無効なワード数です。
eop RX Avalon® ストリーミング・インターフェイスによるパケット終了信号のアサートを示します。
sop RX Avalon® ストリーミング・インターフェイスによるパケット開始信号のアサートを示します。
seop RX Avalon® ストリーミング・インターフェイスによる同じサイクルでのパケットの開始とパケットの終了のアサートを示します。
align RXアライメントを確認します。
CRC32 計算されたCRCの値です。
usr コントロール・ワード (CW) にユーザー定義情報が含まれていることを示します。

セクションの内容
バースト開始CW
バースト終了CW
アライメント・ペアCW
空サイクルCW
IDLE CW
データワード

レベル 2 の表題