F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

5. パラメーター

表 22.   F-tile Serial Lite IV Intel® FPGA IPのパラメーターの説明
パラメーター 値 デフォルト 説明
General Design Options
PMA modulation type
  • PAM4
  • NRZ
PAM4 PMA変調モードを選択します。
PMA type
  • FHT
  • FGT
FGT トランシーバー・タイプを選択します。
PMA data rate
  • PAM4モードの場合:
    • FGTトランシーバー・タイプ: 20Gbps ～ 58Gbps
    • FHTトランシーバー・タイプ: 48Gbps ～ 58Gbps、96Gbps ～ 116Gbps
  • NRZモードの場合:
    • FGTトランシーバー・タイプ: 1Gbps ～ 32Gbps
    • FHTトランシーバー・タイプ: 24Gbps ～ 29Gbps、48Gbps ～ 58Gbps

56.1 (FGT/FHT PAM4)

28.05Gbps (FGT/FHT NRZ)

 トランシーバーの出力での実効データレートを指定します。送信およびその他のオーバーヘッドを考慮しています。この値はIPによって計算され、小数点以下1桁に切り上げられます (単位: Gbps)。
PMA mode
  • Duplex
  • Tx
  • Rx
Duplex FHTトランシーバー・タイプの場合、サポートされる方向はデュプレックスのみです。FGTトランシーバー・タイプの場合、サポートされる方向はデュプレックス、TX、およびRXです。
Number of PMA lanes
  • PAM4モードの場合:
    • FGTトランシーバー・タイプ: 1 ～ 12
    • FHTトランシーバー・タイプ: 1 ～ 4
  • NRZモードの場合:
    • FGTトランシーバー・タイプ: 1 ～ 16
    • FHTトランシーバー・タイプ: 1 ～ 4
2 レーン数を選択します。シンプレックス・デザインの場合、サポートされるレーン数は1です。
PMA reference clock frequency
  • FHTトランシーバー・タイプ: 156.25MHz
  • FGTトランシーバー・タイプ: 27.5MHz ～ 379.84375MHz (選択したトランシーバーのデータレートに応じて異なります)
  • FHTトランシーバー・タイプの場合: 156.25MHz
  • FGTトランシーバー・タイプの場合: 165MHz
 トランシーバーのリファレンス・クロック周波数を指定します。
System PLL reference clock frequency — 170MHz トランシーバーの種類に関わらず、システムPLL周波数の選択がCustomに設定されている場合に使用可能です。
System PLL frequency
  • N 10
  • Custom
876.5625MHz PLLクロック周波数を指定します。
Custom System PLL frequency — 876.5625MHz カスタムシステムPLL周波数を指定します。このフィールドがイネーブルになるのは、System PLL frequencyがCustomに設定されている場合です。
Alignment Period 128 ～ 65536 128 アライメント・マーカー周期を指定します。

値x2にしてください。

Enable RS-FEC

イネーブル

ディスエーブル

 イネーブル オンにすると、RS-FEC機能がイネーブルになります。

PAM4 PCS変調モードの場合、RS-FECは常にイネーブルになります。

User Interface
Streaming mode
  • FULL
  • BASIC
Full IPのデータ・ストリーミングを選択します。

Full: このモードでは、パケットの開始とパケットの終了のサイクルをフレーム内で送信します。

Basic: 純粋なストリーミング・モードです。データの送信がパケットの開始、空、およびパケットの終了なしで行われることにより、帯域幅が増えます。

Enable CRC

イネーブル

ディスエーブル

 ディスエーブル オンにすると、CRCエラーの検出と訂正がイネーブルになります。
Enable auto alignment

イネーブル

ディスエーブル

 ディスエーブル オンにすると、レーンの自動アライメント機能がイネーブルになります。
Enable debug endpoint

イネーブル

ディスエーブル

 ディスエーブル ONの場合、F-tile Serial Lite IV Intel® FPGA IPに組み込まれているDebug Endpointは、 Avalon® メモリーマップド・インターフェイスに内部接続します。IPでは、System Consoleを使用し、JTAGを介して特定のテストおよびデバッグ機能を実行します。デフォルト値はOffです。
Simplex Merging (このパラメーター設定を使用できるのは、FGTデュアル・シンプレックス・デザインを選択した場合のみです。)
RSFEC enabled on the other Serial Lite IV Simplex IP placed at the same FGT channel(s)

イネーブル

ディスエーブル

 ディスエーブル

このオプションをオンにするのは、NRZトランシーバー・モードのデュアル・シンプレックス・デザインにおいて、F-Tile Serial Lite IV Intel FPGA IPのコンフィグレーションでRS-FECのイネーブルとディスエーブルを混在させる必要がある場合です。この場合、TXとRXの両方が同じFGTチャネルに配置されています。

10 これは、PMA data rateに基づいてシステムで生成される値です。
レベル 2 の表題