F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

2.6. 帯域幅効率

表 7.  帯域幅効率
変数 設定
トランシーバー・モード PAM4 NRZ
ストリーミング・モード Full Basic Full Basic
RS-FEC イネーブル イネーブル ディスエーブル イネーブル ディスエーブル イネーブル
Gbps単位のシリアル・インターフェイス・ビット・レート (RAW_RATE) 56.0 56.0 28.0 28.0 28.0 28.0
ワード数での転送のバーストサイズ (BURST_SIZE) 2 2,048 4,194,304 2,048 2,048 4,194,304 4,194,304
クロックサイクルのアライメント周期 (SRL4_ALIGN_PERIOD) 4,096 4,096 4,096 4,096 4,096 4,096
64/66bエンコード 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697
ワード数でのバーストサイズのオーバーヘッド (BURST_SIZE_OVHD) 2 3 0 4 2 3 2 3 0 4 0 4
クロックサイクルでのアライメント・マーカー周期 (ALIGN_MARKER_PERIOD) 81,915 81,915 81,916 81,916 81,916 81,916
クロックサイクルでのアライメント・マーカー幅 (ALIGN_MARKER_WIDTH) 5 5 0 4 0 4
帯域幅効率 5 0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616
実効レート (Gbps) 6 54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248
最大ユーザークロック周波数 (MHz) 7 423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457
関連情報
2 BURST_SIZEは、Basicモードでは無限大に近づくため、大きな数が使用されます。
3 Fullモードでは、BURST_SIZE_OVHDサイズには、データストリーム内のSTART/ENDペアのControl Wordが含まれます。
4 Basicモードの場合、BURST_SIZE_OVHDは0です。これは、ストリーミング中はSTART/ENDがないためです。
5 帯域幅効率の計算については、リンクレートおよび帯域幅効率の計算 を参照してください。
6 実効レートの計算については、リンクレートおよび帯域幅効率の計算 を参照してください。
7 最大ユーザークロック周波数の計算については、リンクレートおよび帯域幅効率の計算 を参照してください。
レベル 2 の表題