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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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7.5.2. セキュリティー・モード
セキュリティー・モード | JTAG 命令 | セキュリティー機能 |
---|---|---|
JTAG Secure23 | EXT_JTAG_SECURE | 必須の IEEE Std. 1149.1 BST JTAG 命令のみ可能です。を参照してください。 |
Tamper Protection | OTP_VOLKEY_SECURE | インテル® Cyclone® 10 GXデバイス内にロードされる正しいキーで暗号化されたコンフィグレーション・ファイルのみ可能です。暗号化されていないキーまたは不正暗号化キーを使用すると、コンフィグレーション・エラーが発生します。 |
JTAG Bypass | EXTERNAL_JTAG_BYPASS | 外部 JTAG ピンまたは HPS JTAG からのすべての直接制御を無効にします。JTAG Secure モードと比較すると、JTAG Bypass モードでのデバイスは、内部 JTAG コアを介して外部 JTAG ピンまたは HPS JTAG インターフェイスにアクセスすることができます。 |
Key Related Instruction Disable | KEY_EXT_JTAG_DISABLE | 外部 JTAG ピンから発行された AES キーに関連するすべての JTAG 命令を無効にします。 |
Volatile Key Lock | VOLKEY_LOCK | ゼロ設定または再プログラムされた揮発性キーをロックします。ただし、KEY_CLR_VREG命令を使用して揮発性キーを消去できます。VOLKEY_LOCK命令は、揮発性キーがデバイスにプログラムされた後にのみ発行することができます。 |
Volatile Key Disable | VOLKEY_DISABLE | すべての将来の揮発性キーのプログラミングを無効にします。プログラムされた既存の揮発性キーがデバイスに存在する場合、コンフィグレーション・ファイルの復号化には使用されません。 |
Non-Volatile Key Disable | OTP_DISABLE | すべての将来の不揮発性キーのプログラミングを無効にします。プログラムされた既存の非揮発性のキーがデバイスに存在する場合、コンフィグレーション・ファイルの復号化には使用されません。 |
Test Disable Mode | TEST_DISABLE | すべてのテストモードおよびテストに関連する JTAG 命令を無効にします。lこのプロセスは不可逆的であり、Intelが不良分析を実行することを妨げます。 |
23 Arria 10 デバイス で JTAG Secure モードを有効にするか、または Test Disable モードでテストモードを無効にする、および JTAG インターフェイスを介してプログラミングを無効にします。このプロセスは不可逆的であり、Intelが不良分析を実行するのを妨げます。