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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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5.5.3.1. プログラマブル・ドライブ能力
長い伝送ラインまたはレガシー・バックプレーンによって生じる高い信号減衰の影響を緩和するために、プログラマブル・ドライブ能力を使用することができます。
注:
プログラム可能なドライブ強度を使用するには、Quartus Prime プロ・エディションソフトウェアでドライブ強度のアサインメントてを指定する必要があります。 明示的な割り当てがない場合、Quartus Prime プロ・エディションソフトウェアは次の既定のデフォルト値を使用します。
- すべての HSTL と SSTL Class I、およびすべての非電圧リファレンスの I/O 規格—キャリブレーションなしの 50 Ω RS OCT
- すべての HSTL および SSTL Class II I/O 規格—キャリブレーションなしの 25 Ω RS OCT
- POD12 I/O 規格—キャリブレーションなしの 34 Ω RS OCT
I/O規格 | IOH / IOL電流強度設定(mA)またはDDR3 OCT設定(Ω) |
|
---|---|---|
有効 | デフォルト | |
3.0 V LVTTL / 3.0 V CMOS | 16, 12, 8, 4 | 12 |
2.5 V LVCMOS | 16, 12, 8, 4 | 12 |
1.8 V LVCMOS | 12、10、8、6、4、2 | 12 |
1.5 V LVCMOS | 12、10、8、6、4、2 | 12 |
1.2 V LVCMOS | 8, 6, 4, 2 | 8 |
SSTL-18 Class I | 12, 10, 8, 6, 4 | 8 |
SSTL-18 Class II | 16、8 | 16 |
SSTL-15 Class I | 12, 10, 8, 6, 4 | 8 |
SSTL-15 Class II | 16、8 | 16 |
SSTL-135 Class I | 12, 10, 8, 6, 4 | 8 |
SSTL-135 Class II | 16 | 16 |
SSTL-125 Class I | 12, 10, 8, 6, 4 | 8 |
SSTL-125 Class II | 16 | 16 |
SSTL-12 Class I | 12, 10, 8, 6, 4 | 8 |
SSTL-12 Class II | 16 | 16 |
POD12 | 16、12、10、8、6、4 | 8 |
1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
1.8V HSTL Class II | 16 | 16 |
1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
1.8V HSTL Class II | 16 | 16 |
1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
1.8V HSTL Class II | 16 | 16 |
差動 SSTL-18 class I | 12, 10, 8, 6, 4 | 8 |
差動 SSTL-18 Class II | 16、8 | 16 |
差動 SSTL-18 Class I | 12, 10, 8, 6, 4 | 8 |
差動 SSTL-15 Class II | 16、8 | 16 |
差動1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
差動1.8 V HSTL Class II | 16 | 16 |
差動1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
差動1.8 V HSTL Class II | 16 | 16 |
差動1.8 V HSTL Class I | 12, 10, 8, 6, 4 | 8 |
差動1.8 V HSTL Class II | 16 | 16 |
差動SSTL-135 Class I | 12, 10, 8, 6, 4 | 8 |
差動 SSTL-135 Class II | 16 | 16 |
差動SSTL-125 Class I | 12, 10, 8, 6, 4 | 8 |
差動 SSTL-125 Class II | 16 | 16 |
差動SSTL-12 Class I | 12, 10, 8, 6, 4 | 8 |
差動 SSTL-12 Class II | 16 | 16 |
差動POD12 | 16、12、10、8、6、4 | 8 |
注: Intelは、特定のアプリケーションに最適なドライブ強度設定を決定するために、IBIS または SPICE シミュレーションを実行することを推奨します。