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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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7.3.6.1. コンフィグレーション・ピンのための I/O 規格およびドライブ強度
インテル® Cyclone® 10 GXデバイス用のスタンダードの I/O 電圧は1.8 Vです。専用のコンフィグレーション I/O でのドライブ強度の設定は、ハードワイヤードされています。コンフィグレーション中のデュアル機能コンフィグレーション I/O ピンでのデフォルトのドライブ強度は、50 Ω で 1.8V です。コンフィグレーション・ピンを有効にすると、Quartus Prime プロ・エディションソフトウェアは、CVP_CONF_DONEピンを 1.8 V CMOS 4 mAのドライブ強度に設定し、INIT_DONEおよびCRC_ERRORピンを1.8 V CMOS 8 mAのドライブ強度に設定します。
コンフィグレーション・ピン | 入力、出力、双方向 | ドライブ強度 | スルーレート (速い/遅い) |
I/O 規格 |
---|---|---|---|---|
TDI | 入力 | — | — | 3.3 Vシュミット・トリガー |
TCK | 入力 | — | — | 3.3 Vシュミット・トリガー |
TMS | 入力 | — | — | 3.3 Vシュミット・トリガー |
TRST | 入力 | — | — | 3.3 Vシュミット・トリガー |
TDO | 出力 | 12 | 1.8V LVCMOS | |
AS_DATA [0] / ASDO | 双方向 | 24 18 | 1(高速) | 1.8V LVCMOS |
AS_DATA[3:1] | 双方向 | 2418 | 1(高速) | 1.8V LVCMOS |
DCLK | 双方向 | 2418 | 1(高速) | 1.8V LVCMOS |
MSEL[2:0] | 入力 | — | — | 3.3 Vシュミット・トリガー |
nCE | 入力 | — | — | 3.3 Vシュミット・トリガー |
nCONFIG | 入力 | — | — | 3.3 Vシュミット・トリガー |
nIO_PULLUP | 入力 | — | — | 3.3 Vシュミット・トリガー |
nSTATUS | 双方向 | 4 | 1(高速) | 1.8V LVCMOS |
CONF_DONE | 双方向 | 4 | 1(高速) | 1.8V LVCMOS |
INIT_DONE | 双方向 | 8 | 1(高速) | 1.8V LVCMOS |
nCSO[2:0] | 出力 | 12 | 1(高速) | 1.8V LVCMOS |
DATA[31:0] | 入力 | — | — | 1.8V LVCMOS |
CRC_ERROR | 双方向 | 8 | 1(高速) | 1.8V LVCMOS |
CvP_CONFDONE | 双方向 | 4 | 1(高速) | 1.8V LVCMOS |
18 24mAのドライブ強度IBISモデルはI/Oシミュレーションには使用できません。インテルは、代わりに12mAのドライブ強度のIBISモデルを使用することをお勧めします。