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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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5.2.1. インテル® Cyclone® 10 GXデバイスでサポートされるI/O 規格
I/O 規格 | サポートするI/Oバッファー・タイプ | 適用 | 規格サポート | |
---|---|---|---|---|
LVDS I/O | I/O | |||
3.0 V LVTTL / 3.0 V LVCMOS | 無効 | 有効 | 汎用 | JESD8-B |
2.5 V LVCMOS | 無効 | 有効 | 汎用 | JESD8-5 |
1.8 V LVCMOS | 有効 | 有効 | 汎用 | JESD8-7 |
1.5 V LVCMOS | 有効 | 有効 | 汎用 | JESD8-11 |
1.2 V LVCMOS | 有効 | 有効 | 汎用 | JESD8-12 |
SSTL-18クラスIおよびクラスII 6 | 有効 | 有効 | 汎用 | JESD8-15 |
SSTL-15 Class IおよびClass II | 有効 | 有効 | DDR3 | — |
SSTL-15 | 有効 | 有効 | DDR3 | JESD79-3D |
差動SSTL-135 Class IおよびClass II | 有効 | 有効 | DDR3L | — |
差動SSTL-125 Class IおよびClass II | 有効 | 有効 | DDR3U | — |
差動SSTL-12 Class IおよびClass II | 有効 | 不要 | 汎用 | — |
POD12 6 | 有効 | 不要 | 汎用 | JESD8-24 |
1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-6 |
1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-6 |
1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-16A |
HSUL-12 6 | 有効 | 有効 | 汎用 | — |
差動 SSTL-18 Class I および Class II | 有効 | 有効 | 汎用 | JESD8-15 |
差動SSTL-15 Class I および Class II | 有効 | 有効 | DDR3 | — |
差動SSTL-15 | 有効 | 有効 | DDR3 | JESD79-3D |
差動SSTL-135 Class IおよびClass II | 有効 | 有効 | DDR3L | — |
差動SSTL-125 Class IおよびClass II | 有効 | 有効 | DDR3U | — |
差動SSTL-12 Class IおよびClass II | 有効 | 不要 | RLDRAMIII | — |
差動POD12 | 有効 | 不要 | 汎用 | JESD8-24 |
差動1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-6 |
差動1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-6 |
差動1.8 V HSTL Class IおよびClass II | 有効 | 有効 | 汎用 | JESD8-16A |
差動HSUL-12 | 有効 | 有効 | 汎用 | — |
LVDS | 有効 | 不要 | SGMII、SFI、およびSPI | ANSI/TIA/EIA-644 |
Mini-LVDS | 有効 | 不要 | SGMII、SFI、およびSPI | — |
RSDS | 有効 | 不要 | SGMII、SFI、およびSPI | — |
LVPECL | 有効 | 不要 | SGMII、SFI、およびSPI | — |
6 インテル® Cyclone® 10 GX I/Oバッファーは、メモリーアプリケーションのさまざまなI/O標準をサポートしても、Intel DDR3、DDR3L、およびLPDDR3メモリーインターフェイスのIPのみをサポートします。