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1. インテル® Cyclone® 10 GXデバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・ブロック
3. インテル® Cyclone® 10 GXデバイスにおける可変精度 DSP ブロック
4. インテル® Cyclone® 10 GXデバイスにおけるクロック・ネットワークおよび PLL
5. インテル® Cyclone® 10 GX デバイスにおけるI/Oと高速I/O
6. インテル® Cyclone® 10 GX デバイスにおける外部メモリー・インターフェイス
7. インテル® Cyclone® 10 GXデバイスのコンフィグレーション、デザインのセキュリティー、およびリモート・システム・アップグレード
8. インテル® Cyclone® 10 GXデバイスにおける SEUの緩和
9. インテル® Cyclone® 10 GXデバイスでのJTAGバウンダリー・スキャン・テスト
10. インテル® Cyclone® 10 GXデバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. インテル® Cyclone® 10 GXデバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. インテル® Cyclone® デバイスにおけるエンベデッド・メモリーブロックの改訂履歴
5.1. インテル® Cyclone® 10 GX デバイスにおける I/O と差動 I/O バッファー
5.2. インテル® Cyclone® 10 GXデバイスにおける I/O 規格と電圧レベル
5.3. インテル® Cyclone® 10 GX デバイスにおけるインテルFPGA I/O IP コア
5.4. インテル® Cyclone® 10 GX デバイスにおける I/O リソース
5.5. インテル® Cyclone® 10 GX デバイスにおける I/O のアーキテクチャーと一般機能
5.6. インテル® Cyclone® 10 GX デバイスにおける高速ソース・シンクロナス SERDES および DPA
5.7. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の使用
5.8. デバイスにおけるI/Oと高速I/O
5.7.1. インテル® Cyclone® 10 GX デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : 最大 DC 電流制限
5.7.5. ガイドライン: LVDS SERDES IPコアのインスタンス化
5.7.6. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.7. ガイドライン : インテル® Cyclone® 10 GX GPIO 性能でのジッターへの高影響の最小化
5.7.8. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.1. インテル® Cyclone® 10 GX 外部メモリー・インターフェイス・ソリューションの主な特徴
6.2. インテル® Cyclone® 10 GXデバイスでサポートされるメモリー規格
6.3. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス幅
6.4. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスI/Oピン
6.5. インテル® Cyclone® 10 GX デバイスパッケージのメモリー・インターフェイスのサポート
6.6. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイス
6.7. インテル® Cyclone® 10 GX デバイスでの外部メモリー・インターフェイスのアーキテクチャー
6.8. デバイスでの外部メモリー・インターフェイス
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10.4.2.1.3. MD[1:0]が2'b11 の場合のコアアクセスモードでの電圧センサへのアクセス
以下のタイミング図に、MD[1:0]が2'b11 の場合にコアアクセスモードで電圧センサへアクセスするためのIP コアの要件を示します。
MD[1:0]が2'b11 の場合のタイミング図
- corectl信号をLowからHigh へ遷移させることにより、コアアクセスモードをイネーブルします。
- ステップ2に進む前に、最短でも2 クロック・パルス待機します。
- reset信号をディアサートすることにより、電圧センサのリセット状態を解除します。
- ステップ3に進む前に、最短でも2 クロック・パルス待機します。
- コンフィギュレーション・レジスターへの書き込みと、8クロック・サイクルのcoreconfig信号のアサートによって、電圧センサをコンフィギュレーションします。コア・アクセス・モードのコンフィギュレーション・レジスターは8ビット幅であり、コンフィギュレーション・データはコンフィギュレーション・レジスターにシリアルにシフト・インされます。
- chsel[3:0]信号で変換するチャネルを指定します。chsel[3:0]信号のデータは、coreconfig信号がディアサートされる前に準備されている必要があります。
- coreconfig信号が Low になり、コンフィグレーション・レジスターとchsel[3:0]信号で定義されたコンフィグレーションに基づいた変換の開始を示します。
- chsel[3:0]信号で次に変換するチャネルを指定します。chsel[3:0]信号のデータは、eoc信号がアサートされる 1 サイクル前に準備されている必要があります。eocとeosステータス信号をポーリングして、ステップ 4 でchsel[3:0]信号で定義した最初のチャネルへの変換が完了したかを確認します。eoc信号の立ち下がりエッジでdataout[5:0]信号の出力データをラッチします。
- 後続のすべてのチャネルにステップ 6 を繰り返します。