インテルのみ表示可能 — GUID: xey1548751132175
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4.2. Clock Control IP コアの信号
パラメータ | 値 | 説明 |
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クロック入力数 | 1、2、または4 | クロック・コントロール・ブロックの入力クロックソース数を指定します。最大4 つのクロック入力を指定することができます。 クロック多重化 インテル® Agilex™ デバイスは、コアのソフトロジックを使用して実装されます。 |
Ensure glitch-free switchover implementation | OnまたはOff | 複数のクロック入力を使用する際、グリッチのないスイッチオーバーを実装するには、このオプションをオンにします。他のソースに切り替える前に、現在選択されているクロックが実行していることを確認する必要があります。 選択されているクロックが実行していない場合、グリッチのないスイッチオーバーの実装は新しいクロックソースに切り替えることができません。 デフォルトでは、clkselectポートは00で設定されています。読み込まれるには、クロックはclkselectポートの値にinclk0xを適用する必要があります。 The content for this section will be available in a future release. |
クロック・イネーブル | OnまたはOff | クロック出力をイネーブル信号でゲート制御する場合は、このオプションをオンにします。このオプションは、クロック分周を使用するオプションを無効にします。 |
クロックイネーブルの戦略 | Root LevelまたはDistributed Sector Level | 周辺にあるクロックゲートまたはセクターにあるゲートを選択します。クロックゲートの詳細については、「クロックゲーティング」セクションを参照してください。 |
10GBASE-R Register Mode | ネガティブラッチ また なし | イネーブル信号をラッチするかどうかを指定します。 |
クロック・ディバイダ | OnまたはOff | 周辺でクロック分周ブロックを使用する場合は、このオプションをオンにします。 |
除算器の出力ポートです。 | 1倍に分割、 1xと2xを分割する、 また 1x、2x、4xを分割する | クロックを通過させる、クロックを2で割る、またはクロックを4で割るという組み合わせを指定します。 |