インテル® Agilex™のクロッキングおよびPLLユーザーガイド

ID 683761
日付 3/26/2022
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ドキュメント目次

6.5.2. クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定

表 26.  クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定
Output Clocks データバスビット設定(バイナリ)
C1 data[0]

ゲート=1'b1

ゲートなし=1'b0

C2 data[1]
C3 data[2]
C4 data[3]
C5 data[4]
C6 data[5]
C7 data[6]