インテル® Agilex™のクロッキングおよびPLLユーザーガイド

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ID 683761
日付 3/26/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ のクロッキングおよびPLLの概要 2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 4. Clock Control Intel FPGA IPコア 5. コア 6. コア 7. インテル® Agilex™ Clocking and PLL User Guide 8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴
1. インテル® Agilex™ のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック・ディバイダ
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. セクター・クロックのゲート 2.1.3.1.2. セクター・クロックのゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. セクター・クロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLL使用法 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル位相シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. クロック補償モード 2.2.6.3. ソース・シンクロナス・モード 2.2.6.4. クロック補償モード 2.2.6.5. ゼロ遅延バッファー・モード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドの自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. ガイドライン：タイミング・クロージャー 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：I/O PLLリコンフィグレーション 3.6. クロッキングの制約 3.7. fPLL IPコアの制約 3.8. ガイドライン：LVDS SERDES Intel® FPGA IPのtx_outclkポートを使用して、fOUT_EXT ≥ 300 MHzで5％のデューティサイクルを達成する
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IP コアの信号 4.3. Clock Control IPコアのポートおよび信号
5. コア x
5.1. のリリース情報 IOPLL Intel® FPGA IP 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IP コアの信号 5.5. IOPLL IPコアのポートと信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IP コアの信号 x
5.4.1. IOPLL IPコアパラメーターの設定 5.4.2. IOPLL IPコアパラメーターの設定 5.4.3. IOPLL IPコアパラメーターの設定 5.4.4. IOPLL IPコアパラメーターの設定 5.4.5. IOPLL IPコアパラメーターの設定
6. コア x
6.1. のリリース情報 IOPLL Reconfig Intel® FPGA IP 6.2. Quartus IIによるPLLダイナミック位相シフトの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイス-Mのインターフェイス・ポート 6.5. アドレスバスとデータバスの設定 6.6. デザイン例
6.2. Quartus IIによるPLLダイナミック位相シフトの実装 x
6.2.1. IOPLLおよびIOPLL Reconfig IPコア間の接続 6.2.2. IOPLLおよびIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. 機能モードのリコンフィグレーション 6.3.3. クロック・ゲーティング 6.3.4. ダイナミック位相シフト波形
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. 機能モードのリコンフィグレーション x
6.3.2.1. 詳細モードを使用した再キャリブレーション
6.5. アドレスバスとデータバスの設定 x
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 6.5.2. クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定 6.5.3. IPコアのダイナミック・フェーイス・シフトのデータバス設定IOPLL Reconfig IPコアの動的位相シフトのデータバス設定
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプのデータバス設定 6.5.1.2. Ripplecapのデータバス設定
6.6. デザイン例 x
6.6.1. デザイン例1：IOPLL Reconfig IPコアによる.mifストリーミングのリコンフィグレーション 6.6.2. リコンフィグレーション・オプション：IOPLL Reconfig IPコアを使用するアドバンスト・モードのリコンフィグレーションとリキャリブレーション 6.6.3. デザイン例3：IOPLL Reconfig IPコアによるクロック・ゲーティングのリコンフィグレーション
1. インテル® Agilex™ のクロッキングおよびPLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項
4. Clock Control Intel FPGA IPコア
5. コア
6. コア
7. インテル® Agilex™ Clocking and PLL User Guide
8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴

5.4.2. IOPLL IPコアパラメーターの設定

表 9.   インテル® Agilex™ デバイスのIOPLL IP コアのパラメーター
パラメーター 値 説明
PLL Bandwidth Preset 低い 10、 中くらい、 また 高い PLL帯域幅のプリセット設定を指定します。デフォルトの選択は 中くらい ファブリックフィードI/O PLLの場合、および 低い I/OバンクI/O PLL用。
ロックしきい値設定 低いロック時間、 中程度のロック時間、 また 高いロック時間

この設定は、ロックを検出するときのI/O PLLの感度を決定します。これは、ロックにかかる時間との精度の間のトレードオフです。 outclk 頻度 ロックされています 最初にアサートされます。 I/O PLLをすばやくロックする必要があるアプリケーションの場合、 低いロック時間 最良のオプションです。

推定ロック時間は30µs+です。 a ×× refclk_period、 どこ a は100、2048、および4095です 低いロック時間、 中程度のロック時間、 と 高いロック時間 それぞれ。

PLL自動リセット OnまたはOff ロックが失われると、PLLを自動的にセルフリセットします。
2番目の入力clk'refclk1'を作成します OnまたはOff オンにすると、PLLに接続されたバックアップクロックが提供され、元の基準クロックに切り替えることができます。
入力基準クロック周波数 11 — 2番目の入力クロック信号の周波数を選択します。デフォルト値は 100.0 MHz。最小値と最大値は、使用するデバイスによって異なります。
Create an 'activeclock' output to indicate the input clock being used 11 OnまたはOff オンにして作成します activeclk 出力。 The activeclk 出力は、PLLによって使用されている入力クロックを示します。出力信号が低いことは refclk 出力信号がハイの場合は refclk1。
Create a 'clkbad' output for each input clock 11 OnまたはOff オンにして2つ作成します clkbad 出力、入力クロックごとに1つ。出力信号lowはクロックが動作していることを示し、出力信号highはクロックが動作していないことを示します。
スイッチオーバーモード 11 自動切り替え、 手動切り替え、 また 手動オーバーライドによる自動切り替え デザインアプリケーションのスイッチオーバーモードを指定します。 IPは、次の3つのスイッチオーバーモードをサポートしています。
  • を選択した場合 自動切り替え モードの場合、PLL回路は選択された基準クロックを監視します。 1つのクロックが停止すると、回路は数クロックサイクルで自動的にバックアップクロックに切り替わり、ステータス信号を更新します。 clkbad と activeclk。
  • を選択した場合 手動切り替え モード、制御信号の場合、 extswitch、ロジックハイからロジックローに変化し、少なくとも3クロックサイクルの間ローのままである場合、入力クロックは他のクロックに切り替わります。 The extswitch FPGAコアロジックまたは入力ピンから生成できます。
  • 選択した場合 手動オーバーライドによる自動切り替え モード、 extswitch 信号がハイの場合、自動スイッチ機能を無効にします。に限って extswitch ハイのままで、それ以上のスイッチオーバーアクションはブロックされます。このモードを選択するには、2つのクロックソースが実行されている必要があり、2つのクロックの周波数の差が20％を超えてはなりません。両方のクロックが同じ周波数ではなく、それらの周期差が20％以内である場合、クロック損失検出ブロックは失われたクロックを検出します。ほとんどの場合、PLLクロック入力の切り替え後にPLLがロックから外れ、再びロックするのに時間がかかります。
スイッチオーバー遅延 11 0-7 スイッチオーバープロセスに特定のサイクル遅延を追加します。
PLL LVDS_CLK/LOADEN出力ポートへのアクセス 10 無効、 LVDS_CLK /LOADEN0を有効にする、 また LVDS_CLK / LOADEN 0＆1を有効にする 選択する LVDS_CLK /LOADEN0を有効にする また LVDS_CLK / LOADEN o＆1を有効にする PLLを有効にする lvds_clk また ロードする 出力ポート。

PLLが外部PLLでLVDSSERDESブロックに給電する場合にこのパラメータを有効にします。

I/O PLLを使用する場合 outclk LVDSポートを備えたポート、 outclk [0..3] に使用されます lvds_clk [0,1] と loaden [0,1] ポート、 outclk4 に使用できます coreclk ポート。

Turn on Enable access to PLL DPA output portをオンにします。 10 OnまたはOff Turn on Enable access to PLL DPA output portをオンにします。
Enable PLL GT clock output port OnまたはOff PLL GTクロック出力ポートを有効にする。
extclk_out[0]ソースとして使用するoutclkを指定します I/O バンク を指定します outclk として使用されるポート extclk_out [0] ソース。
extclk_out[1]ソースとして使用するoutclkを指定します I/O バンク を指定します outclk として使用されるポート extclk_out [1] ソース。
10 このオプションは、を選択した場合にのみ使用できます I/Oバンク に IO PLLタイプ。
11 このパラメーターは、Create a second input clk 'refclk1’がオンの場合にのみ使用可能です。
レベル 2 の表題