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6.6. デザイン例
このデザイン例では、AGFB014R24A2E3VR0デバイスを使用して、次のIOPLL Reconfig IPコアを使用する3つの異なるI/O PLLリコンフィグレーションオプションの実装を示しています。 IPコア：
- .mif ストリーミングのリコンフィグレーション
- ユーザーモード・リコンフィグレーション
- クロック・ゲーティング
インテルQuartus Primeソフトウェア・バージョン20.1以降—Quartus IIの最小要件を満たすWindowsまたはLinuxコンピュータにソフトウェアがインストールされている必要があります。
このデザイン例は、IOPLL IPコア、 IOPLL Reconfig IPコア、 In-System Sources & Probes Intel® FPGA IP コア、およびリセット・リリース・インテルFPGAIPコアで構成されます。
リコンフィグレーションの前に、I/O PLLはカウンターで150MHzと300MHzの2つの出力クロックを合成します C1 とカウンター C2 それぞれ、中帯域幅で出力します。入力基準クロックは100MHzです。
IOPLL Reconfig IPコアはステートマシンに接続して、I/O PLLリコンフィグレーション操作を実行します。reset_SM 信号の高パルス はI/O PLLリコンフィグレーション操作をトリガーします。目的のリコンフィグレーション・モードは、次のmode_0 と mode_1 入力で選択できます。 。これらの入力は、 In-System Sources & Probes IPコアによりコントロールされます。
| リコンフィグレーション・モード | mode_1 | mode_0 |
|---|---|---|
| .mif ストリーミング・リコンフィグレーション | 0 | 0 |
| ユーザーモード・リコンフィグレーション | 0 | 1 |
| クロック・ゲーティング | 1 | 0 |
デザイン例（iO PLL-reconfig.qar） ファイルをダウンロードして復元します。ハードウェアに合わせて、デザイン例のデバイスとピンの割り当てを変更します。IOPLL Reconfig IPコアでのMIF File Path の中に はにます .mif デザイン例のプロジェクトのファイルパス設定されていることを確認します。デザイン例を再コンパイルし、リコンフィグレーション後にデザイン例にタイミング違反が含まれていないことを確認します。