インテル® Agilex™のクロッキングおよびPLLユーザーガイド

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ID 683761
日付 3/26/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ のクロッキングおよびPLLの概要 2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 4. Clock Control Intel FPGA IPコア 5. コア 6. コア 7. インテル® Agilex™ Clocking and PLL User Guide 8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴
1. インテル® Agilex™ のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック・ディバイダ
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. セクター・クロックのゲート 2.1.3.1.2. セクター・クロックのゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. セクター・クロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLL使用法 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル位相シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. クロック補償モード 2.2.6.3. ソース・シンクロナス・モード 2.2.6.4. クロック補償モード 2.2.6.5. ゼロ遅延バッファー・モード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドの自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. ガイドライン：タイミング・クロージャー 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：I/O PLLリコンフィグレーション 3.6. クロッキングの制約 3.7. fPLL IPコアの制約 3.8. ガイドライン：LVDS SERDES Intel® FPGA IPのtx_outclkポートを使用して、fOUT_EXT ≥ 300 MHzで5％のデューティサイクルを達成する
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IP コアの信号 4.3. Clock Control IPコアのポートおよび信号
5. コア x
5.1. のリリース情報 IOPLL Intel® FPGA IP 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IP コアの信号 5.5. IOPLL IPコアのポートと信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IP コアの信号 x
5.4.1. IOPLL IPコアパラメーターの設定 5.4.2. IOPLL IPコアパラメーターの設定 5.4.3. IOPLL IPコアパラメーターの設定 5.4.4. IOPLL IPコアパラメーターの設定 5.4.5. IOPLL IPコアパラメーターの設定
6. コア x
6.1. のリリース情報 IOPLL Reconfig Intel® FPGA IP 6.2. Quartus IIによるPLLダイナミック位相シフトの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイス-Mのインターフェイス・ポート 6.5. アドレスバスとデータバスの設定 6.6. デザイン例
6.2. Quartus IIによるPLLダイナミック位相シフトの実装 x
6.2.1. IOPLLおよびIOPLL Reconfig IPコア間の接続 6.2.2. IOPLLおよびIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. 機能モードのリコンフィグレーション 6.3.3. クロック・ゲーティング 6.3.4. ダイナミック位相シフト波形
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. 機能モードのリコンフィグレーション x
6.3.2.1. 詳細モードを使用した再キャリブレーション
6.5. アドレスバスとデータバスの設定 x
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 6.5.2. クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定 6.5.3. IPコアのダイナミック・フェーイス・シフトのデータバス設定IOPLL Reconfig IPコアの動的位相シフトのデータバス設定
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプのデータバス設定 6.5.1.2. Ripplecapのデータバス設定
6.6. デザイン例 x
6.6.1. デザイン例1：IOPLL Reconfig IPコアによる.mifストリーミングのリコンフィグレーション 6.6.2. リコンフィグレーション・オプション：IOPLL Reconfig IPコアを使用するアドバンスト・モードのリコンフィグレーションとリキャリブレーション 6.6.3. デザイン例3：IOPLL Reconfig IPコアによるクロック・ゲーティングのリコンフィグレーション
1. インテル® Agilex™ のクロッキングおよびPLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項
4. Clock Control Intel FPGA IPコア
5. コア
6. コア
7. インテル® Agilex™ Clocking and PLL User Guide
8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴

2.2.5.2. ロック

I/O PLL用IPコアのリセット信号ポートはlockedです。

ロック検出回路は、コアロジックへ信号を供給します。この信号はフィードバック・クロックが位相および周波数の両方で基準クロックにロックされたことを示します。

入力基準クロックのトグルが停止すると、PLLはロックを失います。PLLがロックを失うと、PLLの出力は目的の周波数からドリフトし始めます。PLLがロックを失ったときは、ダウンストリームロジックを非アクティブに保つ必要があります。

レベル 2 の表題