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2.2.11.1. 自動スイッチオーバー
インテル® Agilex™ のI/O PLLは、完全にコンフィグレーション可能なクロック・スイッチオーバー機能をサポートします。
図 19. 自動クロック・スイッチオーバー回路のブロック図次の図は、PLLに組み込まれた自動スイッチオーバー回路のブロック図を示しています。
現在の基準クロックが存在しない場合、クロック・センス・ブロックは自動的にPLLリファレンスのバックアップ・クロックに切り換わります。デザイン内のPLLのinclk1ポートに接続することで、クロックソースをバックアップ・クロックとして選択することができます。
クロック・スイッチオーバー回路は、PLLから3 つのステータス信号（clkbad0、clkbad1、およびactiveclock）を送信し、カスタム・スイッチオーバー回路をロジックアレイに実装します。
自動スイッチオーバー・モードでは、clkbad0信号とclkbad1信号は2つのクロック入力のステータスを示します。これらの信号がアサートされると、クロック・センス・ブロックは対応するクロック入力によるトグルの停止を検出します。inclk0とinclk1の間の周波数の差が20%を超える場合、これら2つの信号は無効です。
activeclock信号は、2 つのクロック入力（inclk0またはinclk1）のどちらがPLLの基準クロックとして選択されているかを示します。 2 つのクロック入力の周波数の差が20%を超える場合、activeclock信号が唯一有効なステータス信号です。
PLLへの現在の基準クロックがトグルを停止した際、inclk0とinclk1を自動的に切り換える場合にスイッチオーバー回路を使用します。inclk0クロックとinclk1クロックのいずれかに障害が生じ、他方が使用可能な場合、これらのクロックを何回でも切り換えることができます。
たとえば、リファレンス・クロックと同じ周波数の冗長クロックが必要なアプリケーションでは、スイッチオーバー・ステート・マシンはマルチプレクサー選択入力を制御する信号（clksw）を生成します。この場合、 inclk1がPLLのリファレンス・クロックになります。
自動クロック・スイッチオーバー・モードを使用する場合、次の要件を満たしている必要があります。
- FPGAがコンフィギュレーションされる際、両方のクロック入力が実行されている。
- 2つのクロック入力の周期の差が20%未満である。
- 入力クロックは、入力ジッタ仕様およびI/O標準仕様を満たす必要があります。
入力クロックのグリッチは、入力クロック間の周波数の20％を超える差として見られる場合があります。
現在のクロック入力がトグルを停止し、他のクロックもトグルしていない場合、スイッチオーバーは開始されず、clkbad[0..1]信号は無効です。両方のクロック入力の周波数が異なり、周期の差が20%以内である場合、クロック・センス・ブロックがクロックのトグル停止を検出します。ただし、PLLはスイッチオーバーが完了した後にロックを喪失し、再ロックの時間を必要とすることがあります。
注: クロック・スイッチオーバーを使用する場合、リセット信号を使用してPLLをリセットし、PLLの入力クロックと出力クロックの位相関係を維持する必要があります。
図 20. クロック検出喪失後の自動スイッチオーバー次の図は、自動スイッチオーバー・モードのスイッチオーバー機能の波形例を示しています。この例では、inclk0信号はLowに保持されています。inclk0信号が約2クロック・サイクルの間Lowに保持された後、クロック・センス回路はclkbad0信号をHighにドライブします。基準クロック信号（inclk0）はトグルしていないため、スイッチオーバー・ステート・マシンがextswitch信号を介してマルチプレクサーを制御し、バックアップ・クロックinclk1に切り換えます。