インテル® Agilex™のクロッキングおよびPLLユーザーガイド

ID 683761
日付 3/26/2022
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ドキュメント目次

2.1.3.1.2. セクター・クロックのゲート

デバイスのすべてのセクターに32のSCLKがあります。各SCLKには、クロックゲートとバイパス可能なクロックゲートパスがあります。 SCLKゲートは、コアロジックからのクロックイネーブル入力によって制御されます。 インテル® Quartus® Primeソフトウェアは、最大8つの固有のクロックイネーブル信号をセクター内の32のSCLKにルーティングできます。

出力クロック信号( outclk )にグリッチのないゲーティングを提供するために、インテルはネガティブラッチ付きのクロックゲートを使用することを推奨します。クロックゲートは、入力クロック信号(inclk)の次の立ち上がりエッジでイネーブル信号(clkena)をキャプチャーします。 次のタイミング図は、inclkclkenaに対するoutclkの関係を示しています。

図 6. クロック・ゲーティングのタイミング図

セクター内のSCLKネットワークに入るクロック信号は、そのセクター内のコアロジックにのみ到達できます。デザインでSCLKゲートをインスタンス化すると、 インテル® Quartus® Primeソフトウェアは自動的にSCLKゲートを複製して、クロック信号がルーティングされるすべてのセクターにクロックゲートを作成します。

SCLKゲートは、高周波クロックのサイクル固有のクロック・ゲーティングに適しています。SCLKゲートへのイネーブルパスのタイミングは、 インテル® Quartus® Prime タイミング・アナライザーソフトウェアによって分析されます。