インテル® Agilex™のクロッキングおよびPLLユーザーガイド

ID 683761
日付 3/26/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次

3.4. ガイドライン:コンフィグレーションの制約

I/O PLLコンフィグレーションは、次の制約に従う必要があります。

  • 位相周波数検出器(PFD)とVCOには、それぞれ有効な動作周波数範囲があります。
  • ループフィルターの設定は、Mカウンター値とユーザーが選択した帯域幅モードに適している必要があります。

これらのコンフィグレーション制約のいずれかに違反すると、I/O PLLがロックに失敗したり、ジッターのパフォーマンスが低下したりする可能性があります。