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2.2.5.1. リセット
I/O PLL用IPコアのリセット信号ポートは reset です。
リセット信号は各I/O PLLへのリセットまたは再同期化入力です。これらの入力信号は、デバイスの入力ピンまたは内部ロジックによって駆動することができます。
リセット信号がHighに駆動されると、I/O PLLカウンターがリセットし、I/O PLL出力をクリアしてI/O PLLのロックを解除します。また、VCOは通常設定に設定されます。リセット信号が再びLowで駆動されると、I/O PLLは再びロックし、入力クロックソースに再同期します。
このリセット信号はI/O PLLがロックを喪失する度にアサートし、I/O PLLの入力と出力クロック間の適切な位相関係を保証する必要があります。ロック喪失状態後、 インテル® Quartus® Primeのパラメーター・エディターを使用してI/O PLLを自動リセット (セルフリセット) に設定することができます。
次のいずれかの条件に該当する場合は、リセット信号を含める必要があります。
- デザインでI/O PLLリコンフィグレーションまたはクロック・スイッチオーバーがイネーブルされている場合
- ロック喪失状態後に、PLLの入力クロックと出力クロック間の位相関係を維持する必要がある場合
注:
次のいずれかの条件が発生した場合、入力クロックが安定して仕様の範囲内になったら、セルフリセット機能がイネーブルされていても、I/O PLLをリセットしてください。
- FPGAがユーザーモードに移行する際に、I/O PLLへの入力クロックがトグルしていないか、または不安定になる場合
- I/O PLLが、I/O PLLのリコンフィグレーション後に、リファレンス・クロックにロックすることができない場合
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