インテル® Agilex™のクロッキングおよびPLLユーザーガイド

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ID 683761
日付 3/26/2022
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ のクロッキングおよびPLLの概要 2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 4. Clock Control Intel FPGA IPコア 5. コア 6. コア 7. インテル® Agilex™ Clocking and PLL User Guide 8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴
1. インテル® Agilex™ のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック・ディバイダ
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. セクター・クロックのゲート 2.1.3.1.2. セクター・クロックのゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. セクター・クロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLL使用法 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル位相シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. クロック補償モード 2.2.6.3. ソース・シンクロナス・モード 2.2.6.4. クロック補償モード 2.2.6.5. ゼロ遅延バッファー・モード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドの自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. ガイドライン：タイミング・クロージャー 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：I/O PLLリコンフィグレーション 3.6. クロッキングの制約 3.7. fPLL IPコアの制約 3.8. ガイドライン：LVDS SERDES Intel® FPGA IPのtx_outclkポートを使用して、fOUT_EXT ≥ 300 MHzで5％のデューティサイクルを達成する
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IP コアの信号 4.3. Clock Control IPコアのポートおよび信号
5. コア x
5.1. のリリース情報 IOPLL Intel® FPGA IP 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IP コアの信号 5.5. IOPLL IPコアのポートと信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IP コアの信号 x
5.4.1. IOPLL IPコアパラメーターの設定 5.4.2. IOPLL IPコアパラメーターの設定 5.4.3. IOPLL IPコアパラメーターの設定 5.4.4. IOPLL IPコアパラメーターの設定 5.4.5. IOPLL IPコアパラメーターの設定
6. コア x
6.1. のリリース情報 IOPLL Reconfig Intel® FPGA IP 6.2. Quartus IIによるPLLダイナミック位相シフトの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイス-Mのインターフェイス・ポート 6.5. アドレスバスとデータバスの設定 6.6. デザイン例
6.2. Quartus IIによるPLLダイナミック位相シフトの実装 x
6.2.1. IOPLLおよびIOPLL Reconfig IPコア間の接続 6.2.2. IOPLLおよびIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. 機能モードのリコンフィグレーション 6.3.3. クロック・ゲーティング 6.3.4. ダイナミック位相シフト波形
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. 機能モードのリコンフィグレーション x
6.3.2.1. 詳細モードを使用した再キャリブレーション
6.5. アドレスバスとデータバスの設定 x
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 6.5.2. クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定 6.5.3. IPコアのダイナミック・フェーイス・シフトのデータバス設定IOPLL Reconfig IPコアの動的位相シフトのデータバス設定
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプのデータバス設定 6.5.1.2. Ripplecapのデータバス設定
6.6. デザイン例 x
6.6.1. デザイン例1：IOPLL Reconfig IPコアによる.mifストリーミングのリコンフィグレーション 6.6.2. リコンフィグレーション・オプション：IOPLL Reconfig IPコアを使用するアドバンスト・モードのリコンフィグレーションとリキャリブレーション 6.6.3. デザイン例3：IOPLL Reconfig IPコアによるクロック・ゲーティングのリコンフィグレーション
1. インテル® Agilex™ のクロッキングおよびPLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項
4. Clock Control Intel FPGA IPコア
5. コア
6. コア
7. インテル® Agilex™ Clocking and PLL User Guide
8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴

5.4.1. IOPLL IPコアパラメーターの設定

表 8.   インテル® Agilex™ デバイスのIOPLL IP コアのパラメーター
パラメーター 値 説明
デバイスファミリー インテル® Agilex™ 選択するデバイスファミリーを指定します。
コンポーネント — ターゲット・デバイスファミリーを指定します。
スピードグレード — ターゲットデバイスの速度グレードを指定します。
IO PLL Type ファブリック・フィードI/O PLL I/O PLLのタイプを選択します。ファブリックフィードI/O PLLの場所はoutclks I/OバンクI/O PLLより少なくなり、LVDS SERDES Intel® FPGA IPコアで外部I/O PLLとして使用することはできません。
リファレンス・クロック周波数 — 入力クロックの入力周波数を指定します。 refclk、MHz単位。デフォルト値は 100.0 MHz。最小値と最大値は、選択したデバイスによって異なります。
Refclkソースはグローバルクロックです OnまたはOff 基準クロックソースがグローバルクロックであるかどうかを指定します。 インテル ジッタを最小限に抑えるために、グローバルクロックの代わりに専用の基準クロックピンを使用することをお勧めします。グローバル基準クロックソースが必要な場合でも、このクロックはアサインメントエディタを使用してプロモートする必要があります。
パルス出力ポートをイネーブルします。 OnまたはOff オンにすると、tx_outclockポートが公開されます。
物理出力クロックパラメータを有効にする OnまたはOff オンにすると、目的の出力クロック周波数を指定する代わりに、物理的なPLLカウンターパラメータを入力できます。
補償モード 直接、 外部フィードバック 6、 正常、 ソース同期、 ゼロ遅延バッファ 6、 また lvds 6 PLLの動作を指定します。デフォルトの操作は 直接 モード。
  • を選択した場合 直接 モードの場合、PLLはフィードバックパスの長さを最小化して、PLL出力で可能な限り最小のジッターを生成します。 PLLの内部クロック出力と外部クロック出力は、PLLクロック入力に対して位相シフトされます。このモードでは、PLLはクロックネットワークを補正しません。
  • を選択した場合 外部フィードバック モードでは、接続する必要があります fbclk 入力ポートを入力ピンに接続します。ボードレベルの接続では、入力ピンと外部クロック出力ポートの両方を接続する必要があります。 fboutclk。 fbclk ポートは入力クロックに合わせられます。
  • を選択した場合 正常 モードの場合、PLLはクロック出力で使用される内部クロックネットワークの遅延を補正します。 PLLを使用して外部クロック出力ピンを駆動する場合、出力ピンの信号の対応する位相シフトが発生します。
  • を選択した場合 ソース同期 モードでは、ピンからI/O入力レジスタへのクロック遅延はピンからI/O入力レジスタへのデータ遅延と一致します。
  • を選択した場合 ゼロ遅延バッファ モードの場合、PLLは外部クロック出力ピンに給電し、そのピンによって生じる遅延を補償する必要があります。ピンで観測された信号は、入力クロックに同期されます。 PLLクロック出力はに接続します altbidir ポートとドライブ zdbfbclk 出力ポートとして。 PLLが内部クロックネットワークも駆動する場合、そのネットワークの対応する位相シフトが発生します。
  • を選択した場合 lvds モードでは、内部SERDESキャプチャレジスタのピンの同じデータとクロックタイミングの関係が維持されます。このモードは、LVDSクロックネットワークの遅延、およびデータピンとSERDESキャプチャレジスタパスへのクロック入力ピンの間の遅延を補正します。
補償されたOutclk 7 0-6 どの出力クロックを選択できます（outclk）補償されます。フィードバックモードは、のクロックネットワーク遅延を補正します。 outclk 選択されました。このフィードバックモードにより、選択した場合にのみI/O PLL入力クロックと出力クロック間の正しい位相関係が保証されます。 outclk。
非専用フィードバックパスを使用する 7 OnまたはOff オンにすると、クロックリソースを節約し、タイミング分析を改善します。ただし、この機能は周波数制限を作成し、位相シフトを無効にします。
Number of Clocks 1–3 （布送り）、 1–7 （I/Oバンク） PLLデザインの各デバイスに必要な出力クロック数を指定します。選択したクロック数に基づいて、出力周波数、位相シフト、およびデューティサイクルに要求される設定が表示されます。
Multiply factor (M-Counter) 8 4-160 逓倍係数を指定します（M-counter）
Divide factor (N-Counter) 8 1-110 分周係数を指定します（M-counter）
Nominal VCO frequency OnまたはOff VCO周波数を指定された値に制限できます。これは、LVDS外部モード用のPLLを作成する場合、または特定の動的位相シフトステップサイズが必要な場合に役立ちます。
Nominal VCO frequency 9 — PLLのVCO周波数をMHzで指定します。デフォルト値は 600.0 MHz。
Nominal VCO frequency —
  • いつ 物理出力クロックパラメータを有効にする オンになっている-の値に基づいてVCO周波数を表示します 基準クロック周波数、 乗算係数（M-Counter）、 と 除算係数（Nカウンター）。
  • いつ 物理出力クロックパラメータを有効にする オフになっていて VCO周波数を指定します オンになっている-VCO周波数の要求値を指定できます。デフォルト値は 600.0 MHz。
クロックのグローバル名を付ける OnまたはOff 出力クロック名の名前を変更できます。
クロック名 — Synopsis Design Constraints（SDC）のユーザークロック名。
Divide factor (N-Counter) 8 1-512 出力クロックの分周係数を指定します（C-カウンター）。
Desired Frequency — 対応する出力クロックポートの出力クロック周波数を指定します。 outclk []、MHz単位。デフォルト値は 100.0 MHz。最小値と最大値は、使用するデバイスによって異なります。 PLLは、小数点以下6桁の数字のみを読み取ります。
実際の頻度 — 達成可能な周波数のリストから実際の出力クロック周波数を選択できます。デフォルト値は、目的の周波数に最も近い達成可能な周波数です。
位相シフトの実装 ps また 度 対応する出力クロックポートの位相シフト単位を指定します。 outclk []、ピコ秒（ps）または度単位。
所望の位相シフト — 第一タップの最小VODを指定します。デフォルト値は0です。
実際の位相シフト — 達成可能な位相シフト値のリストから実際の位相シフトを選択できます。デフォルト値は、目的の位相シフトに最も近い達成可能な位相シフトです。
所望デューティサイクル 0.0-100.0 第一タップの最小VODを指定します。デフォルト値は14です。
所望デューティサイクル — 達成可能なデューティサイクル値のリストから実際のデューティサイクルを選択できます。デフォルト値は、目的のデューティサイクルに最も近い達成可能なデューティサイクルです。
6 このオプションは、を選択した場合にのみ使用できます I/Oバンク に IO PLLタイプ。
7 このオプションは、次のいずれかの場合にのみ使用できます 正常 また ソース同期 モードが選択されています。
8 このパラメーターはEnable dynamic reconfiguration of PLLがオンの場合にのみ使用できます。
9 このパラメーターはEnable dynamic reconfiguration of PLLがオンの場合にのみ使用できます。
レベル 2 の表題