インテル® Agilex™のクロッキングおよびPLLユーザーガイド

ダウンロード PDF
ID 683761
日付 3/26/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ のクロッキングおよびPLLの概要 2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 4. Clock Control Intel FPGA IPコア 5. コア 6. コア 7. インテル® Agilex™ Clocking and PLL User Guide 8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴
1. インテル® Agilex™ のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. PLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能 x
2.1. クロック・ネットワークのアーキテクチャーと機能 2.2. PLLのアーキテクチャーと機能
2.1. クロック・ネットワークのアーキテクチャーと機能 x
2.1.1. クロック・ネットワーク階層 2.1.2. クロック・リソース 2.1.3. クロック・コントロール機能
2.1.1. クロック・ネットワーク階層 x
2.1.1.1. クロック・ネットワーク階層 2.1.1.2. クロックセクター 2.1.1.3. プログラマブル・クロック配線
2.1.3. クロック・コントロール機能 x
2.1.3.1. クロック・ゲーティング 2.1.3.2. クロック・ディバイダ
2.1.3.1. クロック・ゲーティング x
2.1.3.1.1. セクター・クロックのゲート 2.1.3.1.2. セクター・クロックのゲート 2.1.3.1.3. I/O PLLクロックゲート 2.1.3.1.4. セクター・クロックのゲート
2.2. PLLのアーキテクチャーと機能 x
2.2.1. PLLの機能 2.2.2. PLL使用法 2.2.3. PLLの位置 2.2.4. PLLのアーキテクチャー 2.2.5. PLLコントロール信号 2.2.6. PLLフィードバック・モード 2.2.7. クロックの逓倍と分周 2.2.8. プログラマブル位相シフト 2.2.9. プログラマブル・デューティー・サイクル 2.2.10. PLLのカスケード接続 2.2.11. PLL入力クロック・スイッチオーバー 2.2.12. PLLリコンフィグレーションおよびダイナミック位相シフト 2.2.13. PLLキャリブレーション
2.2.5. PLLコントロール信号 x
2.2.5.1. リセット 2.2.5.2. ロック
2.2.6. PLLフィードバック・モード x
2.2.6.1. 直接補償モード 2.2.6.2. クロック補償モード 2.2.6.3. ソース・シンクロナス・モード 2.2.6.4. クロック補償モード 2.2.6.5. ゼロ遅延バッファー・モード 2.2.6.6. 外部フィードバック・モード
2.2.11. PLL入力クロック・スイッチオーバー x
2.2.11.1. 自動スイッチオーバー 2.2.11.2. 手動オーバーライドの自動スイッチオーバー 2.2.11.3. 手動クロック・スイッチオーバー
2.2.13. PLLキャリブレーション x
2.2.13.1. パワーアップ・キャリブレーション 2.2.13.2. ユーザー・キャリブレーション
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項 x
3.1. ガイドライン：クロック・スイッチオーバー 3.2. ガイドライン：タイミング・クロージャー 3.3. ガイドライン：PLLのリセット 3.4. ガイドライン：コンフィグレーションの制約 3.5. ガイドライン：I/O PLLリコンフィグレーション 3.6. クロッキングの制約 3.7. fPLL IPコアの制約 3.8. ガイドライン：LVDS SERDES Intel® FPGA IPのtx_outclkポートを使用して、fOUT_EXT ≥ 300 MHzで5％のデューティサイクルを達成する
4. Clock Control Intel FPGA IPコア x
4.1. Clock Control Intel® FPGA IPのリリース情報 4.2. Clock Control IP コアの信号 4.3. Clock Control IPコアのポートおよび信号
5. コア x
5.1. のリリース情報 IOPLL Intel® FPGA IP 5.2. .mifファイルの生成 5.3. IP-XACTファイルの生成 5.4. IOPLL IP コアの信号 5.5. IOPLL IPコアのポートと信号
5.2. .mifファイルの生成 x
5.2.1. 新しい.mifファイルの生成 5.2.2. 既存の.mifファイルへのコンフィグレーションの追加
5.3. IP-XACTファイルの生成 x
5.3.1. 新しいIP-XACTファイルの生成
5.4. IOPLL IP コアの信号 x
5.4.1. IOPLL IPコアパラメーターの設定 5.4.2. IOPLL IPコアパラメーターの設定 5.4.3. IOPLL IPコアパラメーターの設定 5.4.4. IOPLL IPコアパラメーターの設定 5.4.5. IOPLL IPコアパラメーターの設定
6. コア x
6.1. のリリース情報 IOPLL Reconfig Intel® FPGA IP 6.2. Quartus IIによるPLLダイナミック位相シフトの実装 6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード 6.4. IOPLL Reconfig IPコアの Avalon® Memory-Mappedインターフェイス-Mのインターフェイス・ポート 6.5. アドレスバスとデータバスの設定 6.6. デザイン例
6.2. Quartus IIによるPLLダイナミック位相シフトの実装 x
6.2.1. IOPLLおよびIOPLL Reconfig IPコア間の接続 6.2.2. IOPLLおよびIOPLL Reconfig IPコアの接続
6.3. IOPLL Reconfig IPコアのリコンフィグレーション・モード x
6.3.1. .mifストリーミング・リコンフィグレーション 6.3.2. 機能モードのリコンフィグレーション 6.3.3. クロック・ゲーティング 6.3.4. ダイナミック位相シフト波形
6.3.1. .mifストリーミング・リコンフィグレーション x
6.3.1.1. .mifを使用した再キャリブレーション
6.3.2. 機能モードのリコンフィグレーション x
6.3.2.1. 詳細モードを使用した再キャリブレーション
6.5. アドレスバスとデータバスの設定 x
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 6.5.2. クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定 6.5.3. IPコアのダイナミック・フェーイス・シフトのデータバス設定IOPLL Reconfig IPコアの動的位相シフトのデータバス設定
6.5.1. 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 x
6.5.1.1. 帯域幅制御とチャージポンプのデータバス設定 6.5.1.2. Ripplecapのデータバス設定
6.6. デザイン例 x
6.6.1. デザイン例1：IOPLL Reconfig IPコアによる.mifストリーミングのリコンフィグレーション 6.6.2. リコンフィグレーション・オプション：IOPLL Reconfig IPコアを使用するアドバンスト・モードのリコンフィグレーションとリキャリブレーション 6.6.3. デザイン例3：IOPLL Reconfig IPコアによるクロック・ゲーティングのリコンフィグレーション
1. インテル® Agilex™ のクロッキングおよびPLLの概要
2. インテルAgilexのクロッキングおよびPLLのアーキテクチャーと機能
3. インテル® Agilex™ のクロッキングおよびPLLデザイン検討事項
4. Clock Control Intel FPGA IPコア
5. コア
6. コア
7. インテル® Agilex™ Clocking and PLL User Guide
8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴

8. インテル® Agilex™ のクロッキングおよびPLLユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン 変更内容
2022.03.26 20.3 クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定テーブルでのゲートおよびゲートなしデータバスビット設定（バイナリ）を更新 。
2021.12.13 20.3 ファブリックフィードI/O PLLの高レベルブロック図 インテル® Agilex™ デバイス 図の専用クロック入力の接続を更新。
2021.09.21 20.3
  • 階層クロック・ネットワークの項の説明を更新。
  • 「Cap_Mount」セクションに説明を追加。
  • ロック済みセクションでPLLに関する説明を追加。
  • IOPLL IPコアパラメータ-の[設定]タブ インテル® Agilex™ デバイス テーブルでのManual Switchoverを更新。
  • に C7 のカウンター 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 テーブルのアドレスのC1-C7を更新。
  • にとって C1 に C7 動的位相シフトのデータバス設定 IOPLL Reconfig IPコア テーブルのカウンターを更新。
  • アドバンストモードリコンフィグレーションの波形例デザイン例図でのmgmt_writedata [7..0] の信号 更新。
  • クロックゲーティングリコンフィグレーションの波形例デザイン例図での mgmt_writedata [7..0] の信号 更新。
2021.06.21 20.3 1–2ページの「ハードウェア」 の項を更新。
2021.03.29 20.3
  • 表： スペクトラム拡散入力クロッキングがサポートされているプロファイルを追加。
  • ガイドライン： ガイドライン：fの5％のデューティサイクルを達成するOUT_EXT ≥300MHz使用 tx_outclk からのポート LVDS SERDES Intel® FPGA IP を追加。
  • IOPLL Reconfig Intel® FPGA IP コアの現在のリリース情報 テーブルを更新。
2020.09.28 20.3
  • のPLL機能 インテル® Agilex™ デバイス テーブルのスペクトラム拡散入力クロックトラッキング機能のメモを更新。
  • IP-XACTファイルの生成のセクションにIOPLL Intel® FPGA IPコアを追加。
  • リップルキャップのファブリックフィードI/O PLLデータバス設定テーブルにMultiplyFactor141–160の高帯域幅リップルキャップ設定を更新。 。
  • 次のセクションのCカウンターを更新。
    • I/OバンクI/O PLLの高レベルブロック図 インテル® Agilex™ デバイス
    • ファブリックフィードI/O PLLの高レベルブロック図 インテル® Agilex™ デバイス
    • 詳細モードリコンフィグレーションのためのアドレスバスとデータバスの設定 テーブル
    • クロックゲーティングリコンフィグレーションのための出力クロックと対応するデータビット設定 テーブル
    • 動的位相シフトのデータバス設定 IOPLL Reconfig IPコア テーブル
2020.04.13 20.1
  • インテル® Agilex™ プログラマブル・クロック・ルーティングを使用するクロック・ネットワーク・サイズの例を追加。
  • 次のセクションで、ファブリックフィードI/O PLLのゼロ遅延バッファ補償サポートを削除。
    • インテル® Agilex™ デバイス テーブルのPLL機能
    • インテル® Agilex™ デバイスのファブリックフィードI/O PLLの高レベルブロック図
  • PLLの場所 セクションでI/Oバンク内のI/O PLLロケーション 図の上部と下部のサブバンクの説明を追加。
  • ゼロ遅延バッファモード セクションを更新。
    • ZDBモードはI/OバンクI/O PLLでのみサポートされることに言及しました。
    • 双方向I/Oピンに関する追加の説明をグローバルにプロモートしてはなりません。
  • PLLリコンフィグレーションと動的位相シフト セクションでIOPLL Reconfig のIPポートに関する情報を追加。。
  • IOPLL IPコアパラメータ-PLLタブ インテル® Agilex™ デバイス テーブルでZero Delay Bufferにメモを追加。
  • 、 IOPLL IPコアパラメータ-の[詳細パラメータ]タブ インテル® Agilex™ デバイス テーブルでCのカウンターでサポートされている出力クロックに関する説明を追加。
  • IOPLL Reconfig Intel® FPGA IPコアを使用して3つのリコンフィグレーション・オプションを含むデザイン例を追加。
2019.12.18 19.3 ガイドライン：I/O PLLリコンフィグレーション セクションでscanclkの信号を削除。
2019.10.31 19.3
  • プログラム可能なクロックルーティングセクションのを インテル® Agilex™ プログラム可能なクロックルーティング使用したクロックネットワークサイズの例 の図 を追加。
  • デバイスの インテル® Agilex™ プログラム可能なクロック・ルーティング・リソース のテーブルを更新。
  • インテル® Agilex™ デバイスのPLL機能 テーブルを更新。
    • C カウンター除算係数の範囲は「1から510」から「1から512」であることを更新。
    • 専用の外部クロック出力に注記を追加。
    • ファブリックフィードI/O PLLの次のPLL機能を削除。
      • 専用の外部クロック出力
      • 外部フィードバック入力ピン
      • 外部フィードバック補正
    • スペクトラム拡散入力クロック・トラッキング機能を追加。
  • 1–2ページの「ハードウェア」 の項を更新。
  • EFBモードはI/OバンクI/O PLLでのみサポートされることを明確。
  • PLLカスケード セクションを更新。
    • その説明を追加: インテル® Agilex™ デバイスは、同じI/Oバンク内でのI/O PLLカスケードをサポートしていません。
    • I/O-PLLからI/O-PLLへのカスケード図でoutclk [8：0] に outclk [6：0] を更新。
  • 次のガイドラインを追加。
    • ガイドライン：I/O PLLリコンフィグレーション
    • クロッキングの制約
    • IPコアの制約
  • 次のIPコアに関する情報を追加。
    • Clock Control Intel® FPGA IP バージョン1.0.0
    • IOPLL Intel® FPGA IP バージョン19.3.0
    • IOPLL Reconfig Intel® FPGA IP バージョン19.3.0
2019.04.02 — 初版。
レベル 2 の表題