1.8. 信号
この項では、PFL IPコアの入力および出力信号に関する情報を提供します。
| ピン | 入力/出力 | ウィークプルアップ | 機能 |
|---|---|---|---|
| pfl_nreset | 入力 | — | PFL IPコアの非同期リセットです。FPGAコンフィグレーションをイネーブルするには、Highに引き上げます。FPGAのコンフィグレーションを防止するため、PFL IPコアを使用しない場合はLowに引き下げてください。このピンは、PFL IPコアのフラッシュ・プログラミング機能には影響しません。 |
| pfl_flash_access_granted | 入力 | — | システムレベルの同期に使用されます。このピンは、フラッシュへのアクセスを制御するプロセッサーまたはアービトレーターによって駆動されます。PFL IPコアをフラッシュマスターとして機能させたい場合は、このアクティブHighピンを常にHighに接続します。pfl_flash_access_granted ピンをLowに引き下げることにより 、JTAGインターフェイスによるフラッシュおよびFPGAコンフィグレーションへのアクセスを防止します。 |
| pfl_clk | 入力 | — | デバイスのユーザー入力クロックです。周波数をIPコアで指定されている周波数と一致させてください。また、コンフィグレーション中に特定のFPGAに指定された最大 DCLK 周波数を超えてはいけません。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
| fpga_pgm[] | 入力 | — | コンフィグレーションのページを決定します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
| fpga_conf_done | 入力 | 10 kWプルアップ抵抗 | FPGAの CONF_DONE ピンに接続します。コンフィグレーションが成功すると、FPGAはピンをHighでリリースします。FPGAコンフィグレーション中は、このピンはLowのままです。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
| fpga_nstatus | 入力 | 10 kWプルアップ抵抗 | FPGAの nSTATUS ピンに接続します。このピンはFPGAコンフィグレーションの前にHighでリリースする必要があり、FPGAコンフィグレーション中はHighを維持する必要があります。コンフィグレーション・エラーが発生すると、FPGAはこのピンをLowに引き下げ、PFL IPコアはフラッシュ・メモリー・デバイスからのデータの読み出しを停止します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションに対しては使用不可です。 |
| pfl_nreconfigure | 入力 | — | pfl_nreset が少なくとも15クロックサイクルの間Highにアサートされた後、このピンでの後続のLow信号により、FPGAのリコンフィグレーションが開始されます。FPGAのリコンフィグレーションをより柔軟に制御するために、このピンをスイッチに再接続して、この入力ピンをHighまたはLowに設定できます。FPGAのリコンフィグレーションが開始されると、fpga_nconfig ピンがLowに引き下げられ、FPGAデバイスがリセットされます。pfl_clk ピンはこの信号を登録します。このピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。 |
| pfl_flash_access_request | 出力 | — | システムレベルの同期に使用されます。必要に応じて、このピンをプロセッサーまたはアービトレーターに接続します。JTAGインターフェイスがフラッシュにアクセスする、またはPFL IPコアがFPGAをコンフィグレーションする場合、PFL IPコアはこのピンをHighに駆動します。この出力ピンは、flash_noe ピンおよび flash_nwe ピンと連携して機能します。 |
| flash_addr[] | 出力 | — | メモリーアドレスのアドレス入力です。アドレス・バス・ラインの幅は、フラッシュ・メモリー・デバイスの集積度と flash_data バスの幅によって異なります。PFLがフラッシュ・メモリー・デバイスにアクセスしていない間にPFLインターフェイス・トライステート・オプションを選択しなかった場合、このピンの出力は未使用ピンの設定によって異なります。 |
| flash_data[] | 双方向 | — | フラッシュメモリーとの間で8ビットまたは16ビットのデータを並行して送受信するためのデータバスです。PFLがフラッシュ・メモリー・デバイスにアクセスしていない間にPFLインターフェイス・トライステート・オプションを選択しなかった場合、このピンの出力は未使用ピンの設定によって異なります。 15 |
| flash_nce[] | 出力 | — | フラッシュ・メモリー・デバイスの nCE ピンに接続します。Low信号はフラッシュ・メモリー・デバイスをイネーブルします。複数のフラッシュ・メモリー・デバイスをサポートするには、このピンを使用してください。flash_nce ピンは、接続されているすべてのフラッシュ・メモリー・デバイスの各 nCE ピンに接続されています。このポートの幅は、チェーン内のフラッシュ・メモリー・デバイスの数によって異なります。 |
| flash_nwe | 出力 | — | フラッシュ・メモリー・デバイスの nWE ピンに接続します。Low信号は、フラッシュ・メモリー・デバイスへの書き込み動作をイネーブルします。 |
| flash_noe | 出力 | — | フラッシュ・メモリー・デバイスの nOE ピンに接続します。Low信号は、読み出し動作中のフラッシュ・メモリー・デバイスの出力をイネーブルします。 |
| flash_clk | 出力 | — | バーストモードに使用されます。フラッシュ・メモリー・デバイスの CLK 入力ピンに接続します。CLK のアクティブエッジは、フラッシュ・メモリー・デバイスの内部アドレスカウンターをインクリメントします。flash_clk の周波数は、単一CFI フラッシュのバーストモードにおける pfl_clk の周波数の半分です。デュアルP30またはP33 CFIフラッシュ・ソリューションの場合、flash_clk の周波数は、pfl_clk の周波数の1/4です。このピンはバーストモード専用です。バーストモードを使用していない場合は、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。 |
| flash_nadv | 出力 | — | バーストモードに使用されます。フラッシュ・メモリー・デバイスのアドレス有効入力ピンに接続します。開始アドレスをラッチするには、この信号を使用してください。このピンはバーストモード専用です。バーストモードを使用していない場合は、これらのピンはフラッシュ・メモリー・デバイスからCPLDデバイスに接続しないでください。 |
| flash_nreset | 出力 | — | フラッシュ・メモリー・デバイスのリセットピンに接続します。Low信号は、フラッシュ・メモリー・デバイスをリセットします。 |
| fpga_data [] | 出力 | — | コンフィグレーション中にフラッシュからFPGAデバイスに出力されるデータです。PSモードの場合、これは1ビットバスの fpga_data[0] データラインです。FPPモードの場合、これは8ビットの fpga_data[7..0] データバスです。このピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。 |
| fpga_dclk | 出力 | — | FPGAの DCLK ピンに接続します。コンフィグレーション中のFPGAデバイスへのクロック入力データです。このピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。 |
| fpga_nconfig | Open Drain Output | 10 kWプルアップ抵抗 | FPGAの nCONFIG ピンに接続します。LowパルスはFPGAをリセットし、コンフィグレーションを開始します。これらのピンは、PFL IPコアのフラッシュ・プログラミング・オプションには使用できません。15 |
| flash_sck[] | 出力 | — | フラッシュデータ読み出し動作用のクロックソースです。クアッドSPIフラッシュの CLK 入力ピンに接続します。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュの CLK 入力に接続します。ポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| flash_ncs[] | 出力 | — | クアッドSPIフラッシュのncsピンに接続します。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュのncsピンに接続します。このポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| flash_io0[] | 双方向 | — | クアッドSPIフラッシュとの間のデータバスの最初のビットです。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュのデータバスの最初のビットに接続します。このポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| flash_io1[] | 双方向 | — | クアッドSPIフラッシュとの間のデータバスの2番目のビットです。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュのデータバスの2番目のビットに接続します。このポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| flash_io2[] | 双方向 | — | クアッドSPIフラッシュとの間のデータバスの3番目のビットです。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュのデータバスの3番目のビットに接続します。このポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| flash_io3[] | 双方向 | — | クアッドSPIフラッシュとの間のデータバスの4番目のビットです。複数のクアッドSPIフラッシュを使用する場合は、このピンをすべてのクアッドSPIフラッシュのデータバスの4番目のビットに接続します。このポートの幅は、チェーン内のクアッドSPIフラッシュの数に相当します。 |
| pfl_reset_watchdog | 入力 | — | 切り替え信号です。ウォッチドッグ・タイマーがタイムアウトする前にウォッチドッグ・タイマーをリセットします。ウォッチドッグ・タイマーを正しくリセットするには、pfl_clk 周波数の少なくとも2クロックサイクルの間、信号をHighまたはLowに保持してください。 |
| pfl_watchdog_error | 出力 | — | High信号です。ウォッチドッグ・タイマーにエラーがあることを示します。 |
15 インテルでは、特にflash_dataピンおよびfpga_nconfigピンでは、PFLピンとCPLD I/Oピンの間にロジックを挿入しないことをお勧めします。