Parallel Flash Loader Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683698
日付 7/23/2021
Public
ドキュメント目次
ドキュメント目次 x
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド x
1.1. 機能 1.2. デバイスサポート 1.3. 機能の説明 1.4. PFL IPコアの使用 1.5. エンベデッド・システム内のPFL IPコア 1.6. サードパーティー製のプログラマーのサポート 1.7. パラメーター 1.8. 信号 1.9. 仕様 1.10. Parallel Flash Loader Intel FPGA IPユーザーガイド・アーカイブ 1.11. Parallel Flash Loader Intel® FPGA IPユーザーガイドの改訂履歴
1.2. デバイスサポート x
1.2.1. サポートされているフラッシュ・メモリー・デバイス 1.2.2. サポートされているスキームと機能
1.3. 機能の説明 x
1.3.1. フラッシュメモリーのプログラミング 1.3.2. フラッシュメモリーからのインテルFPGAコンフィグレーションの制御 1.3.3. PFLアドレスとフラッシュアドレスのマッピング 1.3.4. フラッシュ.pof内へのページ実装 1.3.5. 拡張ビットストリーム圧縮および解凍の使用 1.3.6. リモート・システム・アップグレードの使用
1.3.1. フラッシュメモリーのプログラミング x
1.3.1.1. CFIフラッシュのプログラミング 1.3.1.2. Quad SPIフラッシュのプログラミング 1.3.1.3. NANDフラッシュのプログラミング
1.3.4. フラッシュ.pof内へのページ実装 x
1.3.4.1. オプションビットの格納
1.3.6. リモート・システム・アップグレードの使用 x
1.3.6.1. PFL IPコアのリモート・システム・アップグレード・ステートマシン 1.3.6.2. PFL IPコアを使用したリモート・システム・アップグレードの実装 1.3.6.3. ユーザー・ウォッチドッグ・タイマー
1.4. PFL IPコアの使用 x
1.4.1. .sofファイルの.pofへの変換 1.4.2. PFLタイミングの制約 1.4.3. PFLデザインのシミュレーション 1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング 1.4.5. 新しいCFIフラッシュデバイスの定義 1.4.6. 複数のフラッシュ・メモリー・デバイスのプログラミング 1.4.7. インテルCPLDとフラッシュ・メモリー・デバイス・プログラミング用のJamファイルの作成
1.4.2. PFLタイミングの制約 x
1.4.2.1. クロック信号の制約 1.4.2.2. 同期入出力ポートの制約 1.4.2.3. 非同期入出力ポート、および双方向同期ポートの制約 1.4.2.4. PFLタイミング制約の概要
1.4.3. PFLデザインのシミュレーション x
1.4.3.1. PFLシミュレーション用のテスト・ベンチ・ファイルの作成 1.4.3.2. ModelSim-Intel FPGAソフトウェアでのPFLシミュレーションの実行 1.4.3.3. FPGAコンフィグレーション用のPFLシミュレーションの実行
1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング x
1.4.4.1. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング
1.9. 仕様 x
1.9.1. コンフィグレーション時間の計算例 ノーマルモード ページモード バーストモード 単一のクアッドSPIフラッシュ カスケード接続された4つのクアッドSPIフラッシュ
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド

1.9.1. コンフィグレーション時間の計算例

以下は、ノーマルモード、ページモード、およびバーストモードのコンフィグレーション時間の計算例です。

注: 100 MHzのコアクロック速度に対するリファレンスは、コンフィグレーション時間の計算の一例にすぎず、実際のクロックの推奨ではありません。

ノーマルモード

  • ノーマルモードのコンフィグレーション時間の計算は、次のとおりです。

    EP2S15の .rbf サイズ = 577Kバイト = 590,848バイト

    コンフィグレーション・モード = データ圧縮または暗号化なしのFPP

    フラッシュ・アクセス・モード = ノーマルモード

    フラッシュ・データ・バス幅 = 16ビット

    フラッシュアクセス時間 = 100 ns

    PFL入力クロック = 100 MHz

    DCLK比率 = 2

  • この計算では、次の式を使用します。

    Caccess = Taccess*Fclk+1

    ノーマルモードのCflash = Caccess / 2

    Ccfg = 2

    Coverhead = 3*Caccess

    クロックサイクルの合計 = Coverhead + max (Cflash、Ccfg)*N

    コンフィグレーション時間の合計 = クロックサイクルの合計/ PFL入力クロック

  • 以下の式に、これらの値を代入します。

    Caccess = (100ns * 100MHz) + 1 = 11

    Cflash = 11/2 = 5.5

    Ccfg = 2

    Coverhead = 3*11 = 33

    クロックサイクルの合計 = 33 + 5.5 * 590848 = 3249697

    100 MHzでのコンフィグレーション時間の合計 = 3249697/ 100 × 106 = 32.5ms

ページモード

  • ページモードのコンフィグレーション時間の計算は、次のとおりです。

    EP2S15の.rbfサイズ = 577 Kバイト = 590,848バイト

    コンフィグレーション・モード = データ圧縮または暗号化なしのFPP

    フラッシュ・アクセス・モード = ページモード

    フラッシュ・データ・バス幅 = 16ビット

    フラッシュアクセス時間 = 100 ns

    PFL入力クロック = 100 MHz

    DCLK比率 = 2

  • この計算では、次の式を使用します。

    Tpage_access = 30 ns

    Caccess = [(Taccess*Fclk+1) + ((Tpage_access*Fclk+1)*15)]/16

    ページモードのCflash = Caccess / 2

    Ccfg = 2

    Coverhead = 3* Caccess

    クロックサイクルの合計 = Coverhead + max (Cflash, Ccfg)*N

    コンフィグレーション時間の合計 = クロックサイクルの合計/ PFL入力クロック

  • 以下の式に、これらの値を代入します。

    Caccess = [((100ns * 100 MHz) + 1) + (30ns*100 MHz*15)]/16 = 3.5

    ページモードのCflash = 3.5/ 2 = 1.75 = 2

    Ccfg = 2

    Coverhead = 3*3.5 = 10.5

    クロックサイクルの合計 = 10.5 + 2*590848 = 1181706.5

    100 MHzでのコンフィグレーション時間の合計 = 1181706.5 / 100 × 106 = 11.82 ms

バーストモード

  • バーストモードでのコンフィグレーション時間の計算は、次のとおりです。

    EP2S15の.rbfサイズ = 577Kバイト = 590,848バイト

    コンフィグレーション・モード = データ圧縮または暗号化なしのFPP

    フラッシュ・アクセス・モード = バーストモード

    フラッシュ・データ・バス幅 = 16ビット

    フラッシュアクセス時間 = 100 ns

    PFL入力クロック = 100 MHz

    DCLK比率 = 2

  • この計算では、次の式を使用します。

    Caccess = Taccess*Fclk+1

    バーストモードのCflash = 1

    Ccfg = 2

    Coverhead = 20* Caccess + 8

    クロックサイクルの合計 = Coverhead + max (Cflash、Ccfg)*N

    コンフィグレーション時間の合計 = クロックサイクルの合計/ PFL入力クロック

  • 以下の式に、これらの値を代入します。

    Caccess = (100ns * 100 MHz) + 1 = 11

    Cflash = 1

    Ccfg = 2

    Coverhead = (20*11)+8 = 228

    クロックサイクルの合計 = 228 + 2 * 590848 = 1181924

    100 MHzでのコンフィグレーション時間の合計 = 1181924 / 100 × 106 = 11.82 ms

単一のクアッドSPIフラッシュ

  • 単一のクアッドSPI フラッシュでのコンフィグレーション時間の計算は、次のとおりです。

    EP2S15の.rbfサイズ = 577Kバイト = 590,848バイト

    コンフィグレーション・モード = データ圧縮または暗号化なしのFPP

    フラッシュ・アクセス・モード = バーストモード

    フラッシュ・データ・バス幅 = 4ビット (1つのクアッドSPIフラッシュのみを使用)

    フラッシュアクセス時間 = 100 ns

    PFL入力クロック = 100 MHz

    DCLK比率 = 2

  • この計算では、次の式を使用します。

    Cflash = 4

    Ccfg = 2

    Coverhead = 48

    クロックサイクルの合計 = Coverhead + max (Cflash、Ccfg)*N

    コンフィグレーション時間の合計 = クロックサイクルの合計/PFL入力クロック

  • 以下の式に、これらの値を代入します。

    Cflash = 4

    Ccfg = 2

    Coverhead = 48

    クロックサイクルの合計 = 48 + 4 * 590848 = 2363440

    100 MHzでのコンフィグレーション時間の合計 = 2363440 / 100 × 106 = 23.63 ms

カスケード接続された4つのクアッドSPIフラッシュ

  • カスケード接続された4つのクアッドSPIフラッシュでのコンフィグレーション時間の計算は、次のとおりです。

    EP2S15の.rbfサイズ = 577Kバイト = 590,848バイト

    コンフィグレーション・モード = データ圧縮または暗号化なしのFPP

    フラッシュ・アクセス・モード = バーストモード

    フラッシュ・データ・バス幅 = 16ビット (4つのクアッドSPIフラッシュの合計バス幅)

    フラッシュアクセス時間 = 100 ns

    PFL入力クロック = 100 MHz

    DCLK比率 = 2

カスケード接続された４つのクアッドSPIフラッシュ向けのコンフィグレーション時間の計算は、16ビットのフラッシュデータ幅のCFIフラッシュのコンフィグレーション時間の計算と同一です。

レベル 2 の表題