Parallel Flash Loader Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683698
日付 7/23/2021
Public
ドキュメント目次
ドキュメント目次 x
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド x
1.1. 機能 1.2. デバイスサポート 1.3. 機能の説明 1.4. PFL IPコアの使用 1.5. エンベデッド・システム内のPFL IPコア 1.6. サードパーティー製のプログラマーのサポート 1.7. パラメーター 1.8. 信号 1.9. 仕様 1.10. Parallel Flash Loader Intel FPGA IPユーザーガイド・アーカイブ 1.11. Parallel Flash Loader Intel® FPGA IPユーザーガイドの改訂履歴
1.2. デバイスサポート x
1.2.1. サポートされているフラッシュ・メモリー・デバイス 1.2.2. サポートされているスキームと機能
1.3. 機能の説明 x
1.3.1. フラッシュメモリーのプログラミング 1.3.2. フラッシュメモリーからのインテルFPGAコンフィグレーションの制御 1.3.3. PFLアドレスとフラッシュアドレスのマッピング 1.3.4. フラッシュ.pof内へのページ実装 1.3.5. 拡張ビットストリーム圧縮および解凍の使用 1.3.6. リモート・システム・アップグレードの使用
1.3.1. フラッシュメモリーのプログラミング x
1.3.1.1. CFIフラッシュのプログラミング 1.3.1.2. Quad SPIフラッシュのプログラミング 1.3.1.3. NANDフラッシュのプログラミング
1.3.4. フラッシュ.pof内へのページ実装 x
1.3.4.1. オプションビットの格納
1.3.6. リモート・システム・アップグレードの使用 x
1.3.6.1. PFL IPコアのリモート・システム・アップグレード・ステートマシン 1.3.6.2. PFL IPコアを使用したリモート・システム・アップグレードの実装 1.3.6.3. ユーザー・ウォッチドッグ・タイマー
1.4. PFL IPコアの使用 x
1.4.1. .sofファイルの.pofへの変換 1.4.2. PFLタイミングの制約 1.4.3. PFLデザインのシミュレーション 1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング 1.4.5. 新しいCFIフラッシュデバイスの定義 1.4.6. 複数のフラッシュ・メモリー・デバイスのプログラミング 1.4.7. インテルCPLDとフラッシュ・メモリー・デバイス・プログラミング用のJamファイルの作成
1.4.2. PFLタイミングの制約 x
1.4.2.1. クロック信号の制約 1.4.2.2. 同期入出力ポートの制約 1.4.2.3. 非同期入出力ポート、および双方向同期ポートの制約 1.4.2.4. PFLタイミング制約の概要
1.4.3. PFLデザインのシミュレーション x
1.4.3.1. PFLシミュレーション用のテスト・ベンチ・ファイルの作成 1.4.3.2. ModelSim-Intel FPGAソフトウェアでのPFLシミュレーションの実行 1.4.3.3. FPGAコンフィグレーション用のPFLシミュレーションの実行
1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング x
1.4.4.1. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング
1.9. 仕様 x
1.9.1. コンフィグレーション時間の計算例
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド

1.4.2.3. 非同期入出力ポート、および双方向同期ポートの制約

非同期入力ポートをPFL IPコアのタイミング解析から除外できます。これは、非同期入力ポートの信号がIPコアのクロックソースと同期していないためです。PFL IPコアの内部構造は、これらの非同期信号の準安定性を処理します。

非同期出力ポートの場合、信号をタイミング解析から除外できます。これは、信号に機能的に十分なタイミングマージンがあるためです。flash_nce と flash_addr は除きます。

双方向同期ポートの場合、書き込みモード中のフラッシュアクセスを除外できます。これは、十分なタイミングマージンがあるためです。読み出しモード中は除外できません。

タイミング解析から非同期入出力ポートを除外するには、set_false_path コマンドを使用して、タイミング解析中にこれらのポートを無視させます。

PFL非同期出力ポートからフラッシュ・メモリー・デバイス (flash_nce、flash_addr) およびその逆 (読み出しモードのflash_data) への信号遅延は、set_max_delay で指定されます。遅延の計算は、次のとおりです。

最大遅延値 = 分散タイミングバジェット - ボード遅延

表 7.  最大遅延の計算
フラッシュ・アクセス・モード 遅延の計算
Normal Mode

タイミングバジェット = [roundup(Taccess_pfl/Tpfl_clk) + 1] * Tpfl_clk - Taccess

出力および入力遅延のタイミングバジェットを分散します。

出力遅延 (flash_addr、flash_nce) =

タイミングバジェット (主要) – PFLからフラッシュへのボード遅延

入力遅延 (flash_data) = タイミングバジェット (マイナー) - フラッシュからPFLへのボード遅延

Page Mode

タイミングバジェット = [roundup(Tpage_access_pfl/Tpfl_clk) + 1]* Tpfl_clk- Tpage_access

出力および入力遅延のタイミングバジェットを分散します。

出力遅延 (flash_addr、flash_nce) = タイミングバジェット (主要) - PFLからフラッシュへのボード遅延

入力遅延 (flash_data) = タイミングバジェット (マイナー) - フラッシュからPFLへのボード遅延

注: TaccessとTpage_accessの両方を使用してタイミングを評価し、より厳しい制約を選択してください。

注:
  1. Taccess_pflはフラッシュアクセス時間です。PFL FPGA Configurationパラメーターの表を参照してください。Tpage_access_pflは、PFL IPコアで30 nsに設定されています。
  2. TaccessとTpage_accessはそれぞれ、NormalアクセスとPageアクセス時のFLASH ROM時間指定です。
注: クロック信号に対するすべてのタイミング制約設定を指定したら、ConstraintsメニューのWrite SDC Fileをクリックして、すべての制約を特定の .sdc に書き込みます。次に、PFLデザインのフルコンパイルを再度実行します。
レベル 2 の表題