Parallel Flash Loader Intel® FPGA IPユーザーガイド

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ID 683698
日付 7/23/2021
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ドキュメント目次
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1. Parallel Flash Loader Intel® FPGA IPユーザーガイド
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1.1. 機能 1.2. デバイスサポート 1.3. 機能の説明 1.4. PFL IPコアの使用 1.5. エンベデッド・システム内のPFL IPコア 1.6. サードパーティー製のプログラマーのサポート 1.7. パラメーター 1.8. 信号 1.9. 仕様 1.10. Parallel Flash Loader Intel FPGA IPユーザーガイド・アーカイブ 1.11. Parallel Flash Loader Intel® FPGA IPユーザーガイドの改訂履歴
1.2. デバイスサポート x
1.2.1. サポートされているフラッシュ・メモリー・デバイス 1.2.2. サポートされているスキームと機能
1.3. 機能の説明 x
1.3.1. フラッシュメモリーのプログラミング 1.3.2. フラッシュメモリーからのインテルFPGAコンフィグレーションの制御 1.3.3. PFLアドレスとフラッシュアドレスのマッピング 1.3.4. フラッシュ.pof内へのページ実装 1.3.5. 拡張ビットストリーム圧縮および解凍の使用 1.3.6. リモート・システム・アップグレードの使用
1.3.1. フラッシュメモリーのプログラミング x
1.3.1.1. CFIフラッシュのプログラミング 1.3.1.2. Quad SPIフラッシュのプログラミング 1.3.1.3. NANDフラッシュのプログラミング
1.3.4. フラッシュ.pof内へのページ実装 x
1.3.4.1. オプションビットの格納
1.3.6. リモート・システム・アップグレードの使用 x
1.3.6.1. PFL IPコアのリモート・システム・アップグレード・ステートマシン 1.3.6.2. PFL IPコアを使用したリモート・システム・アップグレードの実装 1.3.6.3. ユーザー・ウォッチドッグ・タイマー
1.4. PFL IPコアの使用 x
1.4.1. .sofファイルの.pofへの変換 1.4.2. PFLタイミングの制約 1.4.3. PFLデザインのシミュレーション 1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング 1.4.5. 新しいCFIフラッシュデバイスの定義 1.4.6. 複数のフラッシュ・メモリー・デバイスのプログラミング 1.4.7. インテルCPLDとフラッシュ・メモリー・デバイス・プログラミング用のJamファイルの作成
1.4.2. PFLタイミングの制約 x
1.4.2.1. クロック信号の制約 1.4.2.2. 同期入出力ポートの制約 1.4.2.3. 非同期入出力ポート、および双方向同期ポートの制約 1.4.2.4. PFLタイミング制約の概要
1.4.3. PFLデザインのシミュレーション x
1.4.3.1. PFLシミュレーション用のテスト・ベンチ・ファイルの作成 1.4.3.2. ModelSim-Intel FPGAソフトウェアでのPFLシミュレーションの実行 1.4.3.3. FPGAコンフィグレーション用のPFLシミュレーションの実行
1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング x
1.4.4.1. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング
1.9. 仕様 x
1.9.1. コンフィグレーション時間の計算例
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド

1.9. 仕様

この項では、PFL IPコアを使用してFPGAをリコンフィグレーションするための時間を見積もる式を提供します。
次の表の式は、以下の定義を前提としています。
  • Cflashは、フラッシュメモリーからの読み出しに必要なクロックサイクル数です。
  • Ccfgは、データをクロックアウトするための入力クロックサイクル数です (フラッシュデータバス幅とFPPまたはPSモードの選択に応じて、1から16 DCLKサイクルを生成します)。CflashとCcfgの、どちらか大きな数値のみが重要になります。これは、フラッシュからの読み出しとコンフィグレーション用のデータのクロックアウトは並行して実行されるためです。
  • Fclkは、PFL IPコアへの入力クロック周波数です。
  • Taccessは、フラッシュアクセス時間です。
  • Caccessは、フラッシュからのデータの準備が整うまでに必要なクロックサイクル数です。
  • Tpage_accessは、Cypressフラッシュ・メモリー・デバイスのページ読み出し時間であり、ページ・モード・アクセスにのみ適用されます。Tpage_accessは、PFL IPコアで30 nsに設定されています。
  • Nは、クロックアウトされるバイト数です。この値は、特定のFPGAの .rbf から取得されます。
表 19.  PFL用のFPPおよびPSモードの式
フラッシュ・アクセス・モード コンフィグレーション・データ・オプション フラッシュデータ幅 (ビット) DCLK比率 = 1、2、4、または8 16
FPPモード PSモード
Normal Mode/Page Mode ノーマル 8

Cflash = Caccess

Ccfg = DCLK比率

Coverhead = 5*Caccess

Cflash = Caccess

Ccfg = 8*DCLK比率

Coverhead = 5*Caccess

16

Cflash = Caccess/2

Ccfg = DCLK比率

Coverhead = 3*Caccess

Cflash = Caccess/2

Ccfg = 8*DCLK比率

Coverhead = 3*Caccess

圧縮または暗号化、あるいはその両方 8

Cflash = Caccess

Ccfg = 4*DCLK比率

Coverhead = 5*Caccess

Cflash = Caccess

Ccfg = 8*DCLK比率

Coverhead = 5*Caccess

16

Cflash = Caccess/2

Ccfg = 4*DCLK比率

Coverhead = 3*Caccess

Cflash = Caccess/2

Ccfg = 8*DCLK比率

Coverhead = 3*Caccess

Burst Mode ノーマル 4

Cflash = 4

Ccfg = DCLK比率

Coverhead = 48

Cflash = 4

Ccfg = 8*DCLK比率

Coverhead = 48

8

Cflash = 2

Ccfg = DCLK比率

Coverhead = 22*Caccess+8

Cflash = 2

Ccfg = 8*DCLK比率

Coverhead = 22*Caccess+8

16

Cflash = 1

Ccfg = DCLK比率

Coverhead = 20*Caccess+8

Cflash = 1

Ccfg = 8*DCLK比率

Coverhead = 20*Caccess+8

圧縮または暗号化、あるいはその両方 4

Cflash = 4

Ccfg = 4*DCLK比率

Coverhead = 48

Cflash = 4

Ccfg = 8*DCLK比率

Coverhead = 48

8

Cflash = 2

Ccfg = 4*DCLK比率

Coverhead = 22*Caccess+8

Cflash = 2

Ccfg = 8*DCLK比率

Coverhead = 22*Caccess+8

16

Cflash = 1

Ccfg = 4*DCLK比率

Coverhead = 20*Caccess+8

Cflash = 1

Ccfg = 8*DCLK比率

Coverhead = 20*Caccess+8

  • Normal ModeおよびBurst Modeの場合、

    Caccess = Taccess*Fclk+1

    クロックサイクルの合計 (Highにアサートされた nRESET から、データ・クロック・アウトのNバイトへ)

    = Coverhead + max(Cflash、Ccfg)*N

    コンフィグレーション時間の合計 = クロックサイクルの合計/ PFL入力クロック

  • Page Modeの場合、

    Caccess = [(Taccess*Fclk+1) + ((Tpage_access*Fclk+1)*15)]/16

    クロックサイクルの合計 (Highにアサートされた nRESET から、データ・クロック・アウトのNバイトへ)

    = Coverhead + max (Cflash、Ccfg)*N

    コンフィグレーション時間の合計 = Tクロックサイクルの合計/ PFL入力クロック

  • FPP (×8) の場合、

    クロックサイクルの合計 (Highにアサートされた nRESET から、データ・クロック・アウトのNバイトへ)

    Cflashは、同一です。

  • FPP (×16) の場合、

    クロックサイクルの合計 (Highにアサートされた nRESET から、データ・クロック・アウトのNワードへ)

    Cflash = Cflash × 2 (FPP ×8の場合のCflash ×2)

  • FPP (×32) の場合、

    クロックサイクルの合計 (Highにアサートされた nRESET から、データ・クロック・アウトのNダブルへ)

    Cflash = Cflash × 4 (FPP ×8の場合のCflash ×4)


セクションの内容
コンフィグレーション時間の計算例

16 入力クロックとDCLK出力クロックの比率です。詳細については、関連情報を参照してください。
レベル 2 の表題