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1.4.2.2. 同期入出力ポートの制約
同期入出力ポートのセットアップとホールドタイムは、システム設計者にとって重要です。セットアップおよびホールドタイム違反を回避するために、FPGAまたはフラッシュ・メモリー・デバイスからPFL IPコアの同期入力ポートおよび出力ポートへの信号遅延を指定できます。 インテル® Quartus® Prime Fitterでは、指定されたタイミング制約を満たすために、PFL IPコアの入力レジスターと出力レジスターを配置配線します。
注: PFL IPコアの同期入力ポートおよび出力ポートの詳細については、PFLタイミング制約の表を参照してください。
FPGAまたはフラッシュ・メモリー・デバイスからPFL同期入力ポートへの信号遅延は、set_input_delayによって指定されます。遅延の計算は、次のとおりです。
入力遅延値 = FPGAまたはフラッシュ出力ポートからPFL入力ポートまでのボード遅延 + FPGAまたはフラッシュ・メモリー・デバイスのTCO
PFL同期出力ポートからFPGAまたはフラッシュ・メモリー・デバイスへの信号遅延は、set_output_delayによって指定されます。遅延の計算は、次のとおりです。
出力遅延値 = PFL出力ポートからFPGAまたはフラッシュ入力ポートまでのボード遅延 + FPGAまたはフラッシュデバイスのTSU / -TDH
注: TCOは、FPGA、CPLDまたはフラッシュ・データシートにあるタイミング仕様のクロックから出力までの時間です。
Timing Analyzerの同期入力信号および出力信号を制限するには、次の手順に従います。
- PFLデザインのフルコンパイルを実行します。タイミング解析ツールが Timing Analyzer に設定されていることを確認してください。
- フルコンパイルが完了したら、ToolsメニューでTiming Analyzerを選択して、Timing Analyzerウィンドウを起動します。
- TasksリストのDiagnosticで、Report Unconstrained Pathsをクリックして、PFLデザインの制約のないパーツおよびポートのリストを表示します。
- ReportリストのUnconstrained Pathsカテゴリーで、Setup Analysisを選択し、Unconstrained Input Port Pathsをクリックします。
- FromリストまたはToリストでそれぞれ同期入力および同期出力ポートを右クリックし、入力ポートにset_input_delayを選択、または出力ポートにset_output_delayを選択して、入力遅延値または出力遅延値を指定します。
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