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1.2.2. サポートされているスキームと機能
PFL IPコアを使用すると、FPGAをパッシブシリアル (PS) または高速パッシブパラレル (FPP) スキームでコンフィグレーションできます。PFL IPコアでは、FPGAオンチップデータ圧縮およびデータ暗号化によるコンフィグレーションをサポートします。
FPPコンフィグレーションに圧縮または暗号化されたコンフィグレーション・データを使用する場合、PFL IPコアは1、2、4、または8 DCLKサイクルで1データバイトを保持し、DCLK周波数がDCLK-to-DATA[] Ratioで指定された必要なデータレートで動作するようにします。PFL IPコアは、コンフィグレーション・イメージで圧縮または暗号化機能がオンになっているかどうかを確認してから、FPPモードでコンフィグレーションを行います。したがって、フラッシュ・メモリー・デバイスに格納されているコンフィグレーション・ファイルが圧縮イメージまたは非圧縮イメージのどちらであるかを指定するために、PFL IPコアで追加の設定を行う必要はありません。
注: 拡張ビットストリームの圧縮機能をオンにすると、データ暗号化がディスエーブルになります。
Intel® CPLDおよびフラッシュ・メモリー・デバイスは、Programmer Object File (.pof)、Jam™ Standard Test and Programming Language (STAPL) Format File (.jam)、またはJAM Byte Code File (.jbc) ファイル形式でプログラミングできます。PFL IPコアはRaw Binary File (.rbf) 形式をサポートしていません。
ロジックエレメント (LE) の使用法は、PFL IPコアとソフトウェアの設定によって異なります。正確なLE使用数を決定するには、ソフトウェアを使用し、設定を使用してPFLデザインをコンパイルします。