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1.4.2.1. クロック信号の制約
常に、次の2つのクロックソースのいずれかによりPFL IPコアのブロックとモジュールがクロック駆動されます。
- FPGAコンフィグレーション中のPFLの pfl_clk ポートからのクロック信号
- フラッシュ・プログラミング中のJTAGプログラミング・インターフェイスの TCK ピン
TCK ピンのクロック信号は、選択したJTAGプログラミング・ハードウェアでサポートされる最大周波数に内部的に制限されています。クロック信号の制約は必須ではありません。
pfl_clk は、入力クロックとDCLK出力クロックの比率 (FPGAコンフィグレーション中のPFLパラメーター) に応じて fpga_dclk を生成します。
pfl_clk を、PFL IPコアがサポートする最大周波数まで制限することができます。create_clock コマンドまたはCreate Clockダイアログボックスを使用して、クロック制約の周期とデューティー・サイクルを指定できます。
create_generated_clock コマンドまたはCreate Generated Clockダイアログボックスを使用して fpga_dclk を制約し、入力クロックとDCLK出力クロックの比率に基づいたソースとの関係を指定できます。
Timing Analyzerでの pfl_clk 信号の制約
Timing Analyzerで pfl_clk 信号を制限するには、次の手順に従います。
- PFLデザインのフルコンパイルを実行します。タイミング解析ツールが Timing Analyzer に設定されていることを確認してください。
- フルコンパイルが完了したら、ToolsメニューでTiming Analyzerを選択して、Timing Analyzerウィンドウを起動します。
- TasksリストのDiagnosticで、Report Unconstrained Pathsをクリックして、PFLデザインの制約のないパーツおよびポートのリストを表示します。
- ReportリストのUnconstrained Pathsで、Clock Summaryをクリックして、制約が必要なクロックを表示します。制約のないすべてのクロックのデフォルト設定は1 GHzです。クロック信号を制限するには、クロック名を右クリックして、Edit Clock Constraintを選択します。
- Create Clockダイアログボックスで、クロック制約の周期およびデューティー・サイクルを設定します。
- Runをクリックします。
Timing Analyzerでの fpga_dclk 信号の制約
Timing Analyzerで fpga_dclk 信号を制限するには、次の手順に従います。
- PFLデザインのフルコンパイルを実行します。タイミング解析ツールが Timing Analyzer に設定されていることを確認してください。
- フルコンパイルが完了したら、ToolsメニューでTiming Analyzerを選択して、Timing Analyzerウィンドウを起動します。
- Tasksリストで、Update Timing Netlistをクリックして、新しく追加されたクロック、制約、および例外を含めます。
- Constraintメニューで、Create Generated Clockを選択してダイアログボックスを起動します。
- Create Generated Clockダイアログボックスで、関係をクロック制約のソースに設定します。
- Runをクリックします。
- 入力クロックとDCLKの出力クロックの比率が1より大きい場合は、ConstraintメニューでSet Muticycle Pathを使用してデータウィンドウを開きます。