Parallel Flash Loader Intel® FPGA IPユーザーガイド

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ID 683698
日付 7/23/2021
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ドキュメント目次
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1. Parallel Flash Loader Intel® FPGA IPユーザーガイド
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1.1. 機能 1.2. デバイスサポート 1.3. 機能の説明 1.4. PFL IPコアの使用 1.5. エンベデッド・システム内のPFL IPコア 1.6. サードパーティー製のプログラマーのサポート 1.7. パラメーター 1.8. 信号 1.9. 仕様 1.10. Parallel Flash Loader Intel FPGA IPユーザーガイド・アーカイブ 1.11. Parallel Flash Loader Intel® FPGA IPユーザーガイドの改訂履歴
1.2. デバイスサポート x
1.2.1. サポートされているフラッシュ・メモリー・デバイス 1.2.2. サポートされているスキームと機能
1.3. 機能の説明 x
1.3.1. フラッシュメモリーのプログラミング 1.3.2. フラッシュメモリーからのインテルFPGAコンフィグレーションの制御 1.3.3. PFLアドレスとフラッシュアドレスのマッピング 1.3.4. フラッシュ.pof内へのページ実装 1.3.5. 拡張ビットストリーム圧縮および解凍の使用 1.3.6. リモート・システム・アップグレードの使用
1.3.1. フラッシュメモリーのプログラミング x
1.3.1.1. CFIフラッシュのプログラミング 1.3.1.2. Quad SPIフラッシュのプログラミング 1.3.1.3. NANDフラッシュのプログラミング
1.3.4. フラッシュ.pof内へのページ実装 x
1.3.4.1. オプションビットの格納
1.3.6. リモート・システム・アップグレードの使用 x
1.3.6.1. PFL IPコアのリモート・システム・アップグレード・ステートマシン 1.3.6.2. PFL IPコアを使用したリモート・システム・アップグレードの実装 1.3.6.3. ユーザー・ウォッチドッグ・タイマー
1.4. PFL IPコアの使用 x
1.4.1. .sofファイルの.pofへの変換 1.4.2. PFLタイミングの制約 1.4.3. PFLデザインのシミュレーション 1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング 1.4.5. 新しいCFIフラッシュデバイスの定義 1.4.6. 複数のフラッシュ・メモリー・デバイスのプログラミング 1.4.7. インテルCPLDとフラッシュ・メモリー・デバイス・プログラミング用のJamファイルの作成
1.4.2. PFLタイミングの制約 x
1.4.2.1. クロック信号の制約 1.4.2.2. 同期入出力ポートの制約 1.4.2.3. 非同期入出力ポート、および双方向同期ポートの制約 1.4.2.4. PFLタイミング制約の概要
1.4.3. PFLデザインのシミュレーション x
1.4.3.1. PFLシミュレーション用のテスト・ベンチ・ファイルの作成 1.4.3.2. ModelSim-Intel FPGAソフトウェアでのPFLシミュレーションの実行 1.4.3.3. FPGAコンフィグレーション用のPFLシミュレーションの実行
1.4.4. インテルCPLDおよびフラッシュ・メモリー・デバイスのプログラミング x
1.4.4.1. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング
1.9. 仕様 x
1.9.1. コンフィグレーション時間の計算例
1. Parallel Flash Loader Intel® FPGA IPユーザーガイド

1.4.2.4. PFLタイミング制約の概要

表 8.  PFLタイミング制約
種類 ポート 制約タイプ 遅延値
入力クロック pfl_clk create_clock PFL IPコアでサポートされている最大周波数まで制約することができます。
入力非同期 pfl_nreset set_false_path —
fpga_pgm set_false_path —
fpga_conf_done set_false_path —
fpga_nstatus set_false_path —
pfl_flash_access_granted set_false_path —
pfl_nreconfigure set_false_path —
出力非同期 fpga_nconfig set_false_path —
pfl_flash_access_request set_false_path —
flash_nce set_max_delay -from pfl_clk -to <port>

Taccess/Tpage_access

とボード遅延によって決定されます。
flash_nwe set_false_path —
flash_noe set_false_path —
flash_addr set_max_delay -from pfl_clk -to <port>

Taccess/Tpage_access

とボード遅延によって決定されます。
双方向同期 flash_data
  • 読み出しモード (Flash ROMからPFL)

    set_max_delay -from <port> to pfl_clk

  • 書き込みモード (PFLからFlash ROM) set_false_path
読み出しモードの場合、

Taccess/Tpage_accessとボード遅延によって決定されます。
出力同期 fpga_data set_output_delay -clock fpga_dclk <port> FPGAのボード遅延とTSU/TDHによって決定されます。
出力クロック fpga_dclk
  • 入力クロックとDCLKの比率 = 1 create_generated_clock -source pfl_clk -invert <fpga_dclk port>

  • 入力クロックとDCLKの比率 >1 create_generated_clock -source pfl_clk -divide_by <ratio> <*fpga_dclk_reg at register>

    create_generated_clock -source <*fpga_dclk_reg at register> <fpga_dclk at port>
入力クロックとDCLKの比率 >1の場合、
起動クロックを使用してマルチサイクル・パスを設定します。
  • 比率の半分で関係を設定します。
  • 比率 -1で関係を保持します。
レベル 2 の表題