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1.4.2. PFLタイミングの制約
PFL IPコアでは、インテルIPコアでの正確なタイミング解析のために インテル® Quartus® Prime Timing Analyzerをサポートしています。タイミング解析を実行するには、PFL入力ポートと出力ポートのクロック特性、外部パス遅延、およびタイミング例外を定義する必要があります。この項では、Timing Analyzerで使用するPFL入力および出力ポートのこの情報を定義するためのガイドラインを提供します。
注: Timing Analyzerは、タイミング解析ツールです。業界標準の制約、解析、およびレポート方法を使用して、デザイン内のロジックのタイミング・パフォーマンスを検証します。Timing Analyzerの詳細については、 インテル® Quartus® Prime Handbookの第3巻の インテル® Quartus® Prime Timing Analyzerの章を参照してください。
注: Timing Analyzer内のクロック信号と、非同期および同期入出力ポートのタイミング制約設定を指定した後、Constraintsメニューで、Write SDC Fileをクリックして、すべての制約を特定のSystem Design Constraints File (.sdc) に書き込みます。.sdc が書き込まれた後、PFLデザインのフルコンパイルを実行します。