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1.3.6.3. ユーザー・ウォッチドッグ・タイマー
ユーザー・ウォッチドッグ・タイマーは、誤ったコンフィグレーションによってデバイスが無期限にストールするのを防止します。コンフィグレーション・イメージがFPGAに正常にロードされた後、システムはタイマーを使用して機能エラーを検出します。
ユーザー・ウォッチドッグ・タイマーは、pfl_clk frequency で実行されるタイムカウンターです。FPGAがユーザーモードに入った後、タイマーはカウントを開始し、タイマーがウォッチドッグ・タイムアウト期間に達するまで継続します。ウォッチドッグ・タイムアウト期間の前に pfl_reset_watchdog ピンをアサートして、このタイマーを定期的にリセットする必要があります。ウォッチドッグ・タイムアウト期間の前にタイマーがリセットされない場合は、PFL IPコアはウォッチドッグ・タイムアウト・エラーを検出し、ファクトリー・イメージをロードするためのリコンフィグレーションを開始します。
FPGAにロードされたコンフィグレーション・イメージのウォッチドッグ・タイマー・リセット回路をインスタンス化します。リセット回路からの1つの出力信号をCPLDのPFLの pfl_reset_watchdog ピンに接続して、リセット信号をユーザー・ウォッチドッグ・タイマーに定期的に送信します。ウォッチドッグ・タイマーを正しくリセットするには、pfl_reset_watchdog ピンを少なくとも2 pfl_clk サイクルの間HighまたはLowに保持します。