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1.4.3. PFLデザインのシミュレーション
ModelSim®-Intel FPGAソフトウェアを使用して、FPGAをコンフィグレーションするかのようにPFL IPコアの動作をシミュレーションできます。この項では、FPGAコンフィグレーションのPFLシミュレーションに関するガイドラインを示します。
注: 機能ネットリストに基づくゲートレベル・シミュレーションを使用して、PFLシミュレーションを実行できます。PFLシミュレーションは、RTLシミュレーションをサポートしていません。PFLシミュレーションは、ハードウェアの実際の動作を反映していません。インテルでは、PFLシミュレーションではなく、実際のハードウェアテストに基づいたPFL IPコアを認定しています。
| ファイル/ライブラリー | 説明 |
|---|---|
| .vo または .vho | PFL IPコアのVerilog HDLまたはVHDL出力ファイルです。 |
| .sdo | PFL IPコアのStandard Delay Format Outputファイル (.sdo) です。 |
シミュレーション・ライブラリー:
|
事前コンパイル済みライブラリー・ファイル。ModelSim-Intel FPGAソフトウェアでの、インテルFPGA IPコア・プリミティブとインテルCPLD用です。 |
| テストベンチ | テストベンチ・ファイル。PFL IPコアとフラッシュ・メモリー・デバイス間のインターフェイスを確立します。 |
| フラッシュ・シミュレーション・モデル・ファイル | シミュレーション・モデル・ファイル。PSまたはFPPコンフィグレーションのフラッシュ・メモリー・デバイス用です。各フラッシュ・メモリー・デバイスのフラッシュ・シミュレーション・モデル・ファイルについては、それぞれのフラッシュ・メモリー・デバイスのメーカーにお問い合わせください。 |