1.7. パラメーター
| オプション | 値 | 説明 |
|---|---|---|
| Operating mode |
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フラッシュ・プログラミングおよびFPGAコンフィグレーションを1つのIPコアで制御するのか、またはこれらの機能を個々のブロックと機能で個別に制御するのかのOperatingモードを指定します。 |
| Targeted flash device |
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PFL IPコアに接続するフラッシュ・メモリー・デバイスを指定します。 |
| Tri-state flash bus | OnまたはOff | PFL IPコアがフラッシュメモリーへのアクセスを必要としない場合、PFL IPコアがフラッシュ・メモリー・デバイスとインターフェイスしているすべてのピンをトライステートにすることを可能にします。 |
| オプション | 値 | 説明 |
|---|---|---|
| Number of flash devices used |
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PFL IPコアに接続するフラッシュ・メモリー・デバイスの数を指定します。 |
| Largest flash density |
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FPGAコンフィグレーションにプログラミングまたは使用されるフラッシュ・メモリー・デバイスの集積度を指定します。PFL IPコアに複数のフラッシュ・メモリー・デバイスが接続されている場合は、最大のフラッシュ・メモリー・デバイスの集積度を指定します。 デュアルモードCFIおよびNANDフラッシュデバイスの場合、2つのCFIフラッシュの集積度の合計に相当する集積度を選択します。例えば、2つの512 MBのCFI フラッシュを使用する場合、CFI 1 Gbitを選択します。(CFI Parallel FlashまたはNAND Flashを選択した場合にのみ使用可能です。) |
| Flash interface data width |
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フラッシュデータ幅をビット単位で指定します。フラッシュデータ幅は、使用するフラッシュ・メモリー・デバイスによって異なります。複数のフラッシュ・メモリー・デバイスをサポートするには、データ幅は接続されているすべてのフラッシュ・メモリー・デバイスで同一である必要があります。 CFIフラッシュの場合、2つのCFIフラッシュのデータ幅の合計に相当するフラッシュデータ幅を選択します。例えば、デュアルP30またはP33ソリューションをターゲットにしている場合、各CFIフラッシュデータ幅が16ビットであるため、32 bitsを選択する必要があります。(CFI Parallel FlashまたはNAND Flashを選択した場合にのみ使用可能です。) |
| User control flash_nreset pin | OnまたはOff | フラッシュ・メモリー・デバイスのリセットピンに接続するために、PFL IPコアに flash_nreset ピンを作成します。Low信号はフラッシュ・メモリー・デバイスをリセットします。バーストモードでは、このピンはデフォルトで使用可能です。 GLフラッシュデバイスを使用する場合、このピンはフラッシュデバイスの RESET#ピンに接続します。(CFI Parallel Flashを選択した場合にのみ使用可能です。) |
| Quad SPI flash device manufacturer |
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Quad SPIフラッシュのデバイスのメーカーを指定します。(Quad SPI Flashを選択した場合にのみ使用可能です。) |
| Quad SPI flash device density | 8 Mbit～256 Mbit | プログラミング、またはFPGAコンフィグレーションに使用するQuad SPIフラッシュの集積度を指定します。(Quad SPI Flashを選択した場合にのみ使用可能です。) |
| Byte address for reserved block area | — | 不良ブロックの管理のために、予約ブロックエリアの開始アドレスを指定します。 NANDフラッシュメモリーには、無効ビットを1つ以上含む不良ブロックが含まれている可能性があります。予約ブロックは、PFL IPコアが検出した不良ブロックと置き換わります。インテルでは、総ブロックの2％以上を予約ブロックとすることをお勧めします。(NAND Flashを選択した場合にのみ使用可能です。) |
| On-die ECC support | OnまたはOff | オンダイECCのサポートをイネーブルします。特定のNANDフラッシュ・メモリー・デバイスでは、オンダイECCを備えています。PFL IPコアが、フラッシュ・メモリー・デバイスのオンダイECCを使用できるようになります。 このオプションをオフにすると、PFL IPコアが独自のECCエンジンを生成できるようになります。(NAND Flashを選択した場合にのみ使用可能です。) |
| オプション | 値 | 説明 |
|---|---|---|
| Flash programming IP optimization | Area、Speed | フラッシュ・プログラミングIPの最適化を指定します。速度に対してPFL IPコアを最適化する場合、フラッシュのプログラミング・タイムは短縮されますが、IPコアではより多くのLEを使用します。エリアに対してPFL IPコアを最適化する場合、IPコアでのLEの使用量は少なくなりますが、フラッシュのプログラミング・タイムは長くなります。(CFI Parallel Flashを選択した場合にのみ使用可能です。) |
| FIFO size | 16、32 | フラッシュ・プログラミングIPの最適化にSpeedを選択した場合、FIFOサイズを指定します。PFL IPコアは追加のLEを使用して、フラッシュ・プログラミング中にデータをプログラミングするために、一次的なストレージとしてFIFOを実装します。FIFOサイズが大きいほど、プログラミング・タイムは短くなります。(CFI Parallel Flashを選択した場合にのみ使用可能です。) |
| Add Block-CRC verification acceleration support | OnまたはOff | 検証を高速化するためのブロックを追加します。(CFI Parallel Flashを選択した場合にのみ使用可能です。) |
| オプション | 値 | 説明 |
|---|---|---|
| External clock frequency | — | FPGAをコンフィグレーションするためのIPコアに対してユーザーが提供するクロック周波数を指定します。クロック周波数は、FPGAがコンフィグレーションに対して許容できる最大クロック (DCLK) 周波数の2倍を超えてはいけません。PFL IPコアは、入力クロックの最大周波数を2で分周できます。 |
| Flash access time | — | フラッシュのアクセスタイムを指定します。フラッシュ・メモリー・デバイスが必要とする最大アクセスタイムは、フラッシュ・データシートから取得することができます。インテルでは、必要とされるタイムと同じか、それより長いフラッシュ・アクセス・タイムを指定することをお勧めします。 CFIパラレルフラッシュに向けた単位はnsで、NANDフラッシュに向けた単位はusです。NANDフラッシュはバイトではなくページを使用するため、より長いアクセスタイムを必要とします。このオプションは、クアッドSPIフラッシュではディスエーブルされます。 |
| Option bits byte address | — | フラッシュメモリーに格納されているオプションビットの開始アドレスを指定します。開始アドレスの位置は、8Kバイト境界の上にある必要があります。 オプションビットの詳細については、関連資料を参照してください。 |
| FPGA configuration scheme |
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FPGAコンフィグレーション・スキームを選択します。デフォルトのFPPは、FPP ×8です。Stratix Vデバイスを使用している場合は、FPP ×16およびFPP ×32の2つの追加FPPモードを使用できます。 |
| Configuration failure response options | Halt、Retry same page、またはRetry from fixed address | コンフィグレーションが失敗した後のコンフィグレーション動作を指定します。
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| Byte address to retry from on configuration failure | — | configuration failure optionでRetry from fixed addressを選択した場合、このオプションは、コンフィグレーションが失敗した際に、PFL IPコアがリコンフィグレーションから読み出すフラッシュアドレスを指定します。 |
| Include input to force reconfiguration | OnまたはOff | FPGAのリコンフィグレーションをイネーブルするために、オプションのリコンフィグレーション入力ピン (pfl_nreconfigure) を含めます。 |
| Watchdog timer | OnまたはOff | リモート・システム・アップグレードのサポート用に、ウォッチドッグ・タイマーをイネーブルします。このオプションをオンにすると、pfl_reset_watchdog 入力ピンと pfl_watchdog_error 出力ピンがイネーブルされ、ウォッチドッグ・タイマーがタイムアウトするまでの期間を指定します。このウォッチドッグ・タイマーは、pfl_clk frequency 周波数で動作するタイムカウンターです。 |
| Time period before the watchdog timer times out | — | ウォッチドッグ・タイマーのタイムアウト期間を指定します。デフォルトのタイムアウト期間は、100 msです。 |
| Ratio between input clock and DCLK output clock | 1、2、4、または8 | 入力クロックと DCLK の比率を指定します。
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| Use advance read mode |
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FPGAコンフィグレーション中の読み出しプロセスの全体的なフラッシュ・アクセス・タイムを改善するためのオプションです。
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| Enhanced bitstream decompression |
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拡張ビットストリーム解凍ブロックをイネーブルまたはディスエーブルする場合に選択します。
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