インテルのみ表示可能 — GUID: zjl1484176856251
Ixiasoft
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4.2. トランシーバーPHYリセット・コントローラー向けインテルStratix 10 FPGA IPの実装
Transceiver Reset Endpoints - トランシーバーPHY IPコアには、TRE (Transceiver Reset Endpoint) が含まれています。トランシーバー・ネイティブPHY IPコアのアナログおよびリセットポート (TX/RX両方) は、それぞれTX TREおよびRX TREの入力に接続されています。
Transceiver Reset Sequencer - インテルQuartus Primeプロ・エディション開発ソフトウェアはTREの存在を検出し、Transceiver Reset Sequencer (TRS) を1つだけ自動的に挿入します。47リセット・コントローラー (ユーザーコード化またはTransceiver PHY Reset Controller Intel FPGA IP) からの tx_digitalreset、rx_digitalreset、tx_analogreset および rx_analogreset 要求は、TREによって受信されます。TREは、スケジューリングのためにリセット要求をTRSに送信します。TRSは、要求されたすべてのPCS/PMAリセットをスケジュールし、各要求に対して肯定応答を提供します。Transceiver PHY Reset Controller Intel FPGA IPまたはご自身のリセット・コントローラーを使用できます。ただし、TRSが正しく機能するには、必要なタイミング期間に従う必要があります。