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2.3.1. プロトコルのプリセット
2.3.2. GXTチャネル
2.3.3. GeneralパラメーターおよびDatapathパラメーター
2.3.4. PMAパラメーター
2.3.5. PCS-Core Interfaceパラメーター
2.3.6. Analog PMA Settingsパラメーター
2.3.7. Enhanced PCSパラメーター
2.3.8. Standard PCSパラメーター
2.3.9. PCS Direct Datapathパラメーター
2.3.10. Dynamic Reconfigurationパラメーター
2.3.11. Generation Optionsパラメーター
2.3.12. PMA、キャリブレーション、およびリセットポート
2.3.13. PCS-Core Interfaceポート
2.3.14. エンハンストPCSポート
2.3.15. 標準PCSポート
2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング
2.3.17. IPコアファイルの位置
2.5.1.1. PIPE用トランシーバー・チャネルのデータパス
2.5.1.2. サポートされているPIPE機能
2.5.1.3. PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法
2.5.1.4. インテルStratix 10トランシーバーでのPCI Express (PIPE) の実装方法
2.5.1.5. PIPE用のネイティブPHY IPコアのパラメーター設定
2.5.1.6. PIPE用fPLL IPコアのパラメーター設定
2.5.1.7. PIPE用ATX PLL IPコアのパラメーター設定
2.5.1.8. PIPE用ネイティブPHY IPコアのポート
2.5.1.9. PIPE用fPLLポート
2.5.1.10. PIPE用のATX PLLのポート
2.5.1.11. TXディエンファシスのプリセットマッピング
2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法
2.5.1.13. Gen3のリンク・イコライゼーション
2.5.1.14. タイミング・クロージャーに関する推奨事項
3.1. PLL
3.2. 入力リファレンス・クロック・ソース
3.3. トランスミッター・クロック・ネットワーク
3.4. クロック生成ブロック
3.5. FPGAファブリック-トランシーバー間のインターフェイス・クロッキング
3.6. ダブルレート転送モード
3.7. トランスミッター・データパス・インターフェイスのクロッキング
3.8. レシーバー・データパス・インターフェイスのクロッキング
3.9. チャネル・ボンディング
3.10. PLLカスケード・クロック・ネットワーク
3.11. PLLおよびクロック・ネットワークの使用
3.12. PLLおよびクロック・ネットワークの改訂履歴
5.2.2.1. RXギアボックス、RXビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlakenディスパリティー・チェッカー
5.2.2.4. デスクランブラー
5.2.2.5. Interlakenフレーム・シンクロナイザー
5.2.2.6. 64B/66Bデコーダーおよびレシーバー・ステートマシン (RX SM)
5.2.2.7. 10GBASE-Rビットエラー・レート (BER) チェッカー
5.2.2.8. Interlaken CRC-32チェッカー
5.2.2.9. RX PCS FIFO
5.2.2.10. RX Core FIFO
6.1. チャネルおよびPLLブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. 複数のリコンフィグレーション・プロファイル
6.4. アービトレーション
6.5. ダイナミック・リコンフィグレーションにおける推奨事項
6.6. ダイナミック・リコンフィグレーション実行の手順
6.7. ダイレクト・リコンフィグレーション・フロー
6.8. Native PHY IPまたはPLL IPコア・ガイド・リコンフィグレーション・フロー
6.9. 特殊なケースでのリコンフィグレーション・フロー
6.10. アナログPMA設定の変更
6.11. ポートおよびパラメーター
6.12. 複数のIPブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.13. エンベデッド・デバッグ機能
6.14. タイミング・クロージャーに関する推奨事項
6.15. サポートされない機能
6.16. トランシーバー・レジスター・マップ
6.17. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーションの改訂履歴
7.5.1. デュプレックス・チャネルのリキャリブレーション (PMA TXおよびPMA RXの両方)
7.5.2. デュプレックス・チャネルでのみのPMA RXのリキャリブレーション
7.5.3. デュプレックス・チャネルでのみのPMA TXのリキャリブレーション
7.5.4. シンプレックスTXの同じ物理チャネルへのマージなしのPMAシンプレックスRXのリキャリブレーション
7.5.5. シンプレックスRXの同じ物理チャネルへのマージなしのPMAシンプレックスTXのリキャリブレーション
7.5.6. シンプレックスTXがマージされた物理チャネルでのPMAシンプレックスRXのみのリキャリブレーション
7.5.7. シンプレックスRXがマージされた物理チャネルでのPMAシンプレックスTXのみのリキャリブレーション
7.5.8. fPLLのリキャリブレーション
7.5.9. ATX PLLのリキャリブレーション
7.5.10. TX PLLとして使用する場合のCMU PLLのリキャリブレーション
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2.4.4.4.4. 水平および垂直位相のスキャン
水平位相および垂直位相をスイープして、2次元のアイ・ダイアグラムを取得します。
注: 水平位相ステップ (left_phase および right_phase) 前のスイープのゼロBERに対応します。BERのない位相ステップは、例えば位相110から位相20にラップアラウンドする場合があります。
- ODI_error_count と呼ばれる130*130 2D浮動小数点配列を作成し、0に初期化します。
- ODI_pattern_count と呼ばれる130*130 2D浮動小数点配列を作成し、0に初期化します。
- DFEがディスエーブルになっている場合、 28、Step 5からStep 37を2回繰り返します。
- 最初の反復では、0x144[2] を 0x0 に設定し、0x14D[0] を 0x0 に設定します。
- 2回目の反復では、0x144[2] を 0x1 に設定し、0x14D[0] を 0x1 に設定します。
- DFEがイネーブルになっている場合28、Step 5からStep 37を4回繰り返します。
- 最初の反復では、0x144[2] を 0x0 に設定し、0x14D[0] を 0x0 に設定します。
- DFE_tap1_sign = 0の場合、0x156[2] を 0x0 に設定します。
- DFE_tap1_sign = 1の場合、0x156[2] を 0x1 に設定します。
- 2回目の反復では、0x144[2] を 0x0 に設定し、0x14D[0] を 0x1 に設定します。
- DFE_tap1_sign = 0の場合、0x156[2] を 0x1 に設定します。
- DFE_tap1_sign = 1の場合、0x156[2] を 0x0 に設定します。
- 3回目の反復では、0x144[2] を 0x1 に設定し、0x14D[0] を 0x0 に設定します。
- DFE_tap1_sign = 0の場合、0x156[2] を 0x0 に設定します。
- DFE_tap1_sign = 1の場合、0x156[2] を 0x1 に設定します。
- 4回目の反復では、0x144[2] を 0x1 に設定し、0x14D[0] を 0x1 に設定します。
- DFE_tap1_sign = 0の場合、0x156[2] を 0x1 に設定します。
- DFE_tap1_sign = 1の場合、0x156[2] を 0x0 に設定します。
- 最初の反復では、0x144[2] を 0x0 に設定し、0x14D[0] を 0x0 に設定します。
- ターゲットデバイスがHタイル・プロダクションまたはHタイルES3の場合、
- 0x100[4] を 0x1 に設定します。
- 0x0[7:0] を 0x01 に設定し、PreSICEにODIサンプラーのキャリブレーションを要求します。
- 0x0 になるまで 0x481[2] を読み出します。
- 0x171[4:1] を 0xB に設定して、Avalon-MMインターフェイスtestmuxをコンフィグレーションします。
- 0x157[3:2] を 0x2 に設定して、奇数のアイをキャプチャーします。
- 整数変数 vertical_phase を0に設定し、126に達するまで vertical_phase をインクリメントしながら、Step 9からStep 11を繰り返します。
- 垂直位相 < 0x3F の場合、
- 0x156[0:2] を 0x1 に設定して、アイの上半分をキャプチャーします。
- 0x143[7:2] を 0x3F – vertical_phase に設定します。
- 垂直位相 >= 0x3Fの場合、
- 0x156[0:2] を 0x0 に設定して、アイの下半分をキャプチャーします。
- 0x143[7:2] を vertical_phase – 0x3F に設定します。
- 整数 horizontal_phase を left_phase –10に設定し、right_phase + 10に達するまで horizontal_phase をインクリメントしながら、Step 12からStep 36を繰り返します。
- right_phase < left_phase、つまり、アイをラップアラウンドする場合は、right_phase を 0x80 ずつインクリメントします。
- horizontal_phase < 1の場合、0x80 ずつインクリメントします。
- horizontal_phase > 128の場合は、0x80 ずつデクリメントします。
- 0x145[6:0] をエンコードされた horizontal_phase に設定します。
- 0x168[2] を 0x0 に設定して、シリアル・ビット・カウンターをリセットします。
- 0x168[2]を 0x1 に設定して、シリアル・ビット・カウンターのリセットをリリースします。
- 0x149[5:0] を 0x1C に設定し、ODIステータスを読み出します。
- 0x17E[1] 29 を 0x1 になるまで読み出し、ODIが選択されたビット数を受信して完了したことを示します。
- 0x149[5:0] を 0x1B に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_count_A として保存します。
- 0x149[5:0] を 0x1A に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_count_B として保存します。
- 0x149[5:0] を 0x19 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_count_C として保存します。
- 0x149[5:0] を 0x18 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_count_D として保存します。
- ODI_error_count[horizontal_phase][vertical_phase] = ODI_count_A * 224 + ODI_count_B * 216 + ODI_count_C * 28 + ODI_count_D + ODI_error_count[horizontal_phase][vertical_phase]
デバイスがHタイル・プロダクションではない場合、ODI_error_count は実際の数より1大きい場合があります。
- 0x149[5:0] を 0x17 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_pattern_A として保存します。
- 0x149[5:0] を 0x16 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_pattern_B として保存します。
- 0x149[5:0] を 0x15 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_pattern_C として保存します。
- 0x149[5:0] を 0x14 に設定して、ODIエラービットの数を読み出します。
- 0x17E[7:0] 29 を読み出し、整数 ODI_pattern_D として保存します。
- ODI_pattern_count[horizontal_phase][vertical_phase] = ODI_pattern_A * 224 + ODI_pattern_B * 216 + ODI_pattern_C * 28 + ODI_pattern_D + ODI_pattern_count[horizontal_phase][vertical_phase]
- 0x157[3:2] を 0x1 に設定して偶数のアイをキャプチャーし、Step 8を繰り返します。
- 水平位相および垂直位相のBER = ODI_error_count [horizontal_phase] [vertical_phase] / ODI_Pattern_count [horizontal_phase] [vertical_phase]
28 DFEモードを決定するには、0x161[6] を読み出します。0x161[6] = 1 の場合、DFEはdisabledになります。
29 レジスター0x149 [5:0]の設定から0x17Eまたは0x17Fの読み出しまで25 µs待ちます。