インテルのみ表示可能 — GUID: szs1481872061273
Ixiasoft
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3.1.3.2. CMU PLL IPコアのパラメーター、設定、およびポート
パラメーター | 範囲 | 説明 |
---|---|---|
Number of PLL reference clocks |
1~4 |
CMU PLLの入力リファレンス・クロック数を指定します。 データレートのリコンフィグレーションのために、このパラメーターを使用することができます。 |
Selected reference clock source |
0~3 |
CMU PLLへ最初に選択されるリファレンス・クロック入力を指定します。 |
Bandwidth |
Low Medium High |
PLL帯域幅は、入力クロックおよびジッターを追跡するPLLの機能を指定します。「Low」帯域幅設定のPLLは、ジッター除去が優れていますが、ロック時間が遅いことを示します。「High」帯域幅のPLLはロック時間が速くなりますが、より多くのジッターを追跡します。「Medium」の帯域幅は、ロック時間とジッター除去のバランスを提供します。 |
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver |
1_0V、and 1_1V 46 |
TransceiverのVCCR_GXBおよびVCCT_GXB供給電圧を選択します。 |
PLL reference clock frequency |
GUIを参照してください。 |
PLLの入力リファレンス・クロック周波数 (MHz) を決定します。 |
PLL output frequency |
GUIを参照してください。 |
PLLのターゲットとする出力周波数 (MHz) を指定します。 |
パラメーター | 範囲 | 説明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
ダイナミック・リコンフィグレーション・インターフェイスをイネーブルします。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
イネーブルすると、PLL IPには、内部でAvalon-MMインターフェイス・スレーブに接続するエンベデッドNative PHY Debug Master Endpointが含まれます。NPDMEは、トランシーバーのリコンフィグレーション空間へのアクセスが可能です。また、System Consoleを使用して、JTAG経由で特定のテストやデバッグ機能が実行可能です。1チャネル以上を使用するコンフィグレーションでは、このオプションは「Share reconfiguration interface」オプションのイネーブルを必要とします。また、jtag_debug リンクをシステムに含める必要がある場合もあります。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
イネーブルすると、reconfig_waitrequest は、PreSICEとのAvalon-MMインターフェイス・アービトレーションのステータスを表示しません。Avalon-MMインターフェイス・アービトレーションのステータスは、ソフト・ステータス・レジスター・ビットに反映されます。このフィーチャーを使用するには、「Optional Reconfiguration Logic」の下の「Enable control and status registers」機能をイネーブルする必要があります。 |
Enable capability registers |
On/Off |
トランシーバーPLLのコンフィグレーションについての概略情報を提供するケイパビリティー・レジスターをイネーブルします。 |
Set user-defined IP identifier |
0~255 |
ケイパビリティー・レジスターがイネーブルになっている場合に、user_identifierオフセットから読み出すことができるユーザー定義の数値識別子を設定します。 |
Enable control and status registers |
On/Off |
エンベデッド・デバッグを介して、PHYインターフェイスでステータス信号の読み出しおよびコントロール信号の書き込みを行うためのソフトレジスターをイネーブルします。使用可能な信号には、pll_cal_busy、pll_locked、およびpll_powerdownが含まれます。 |
Configuration file prefix |
altera_xcvr_cdr_pll_s10 |
イネーブルした際に生成されたコンフィグレーション・ファイルに使用するファイル・プリフィクスを指定します。IPの各バリアントは、コンフィグレーション・ファイルに一意のプリフィクスを使用する必要があります。 |
Generate SystemVerilog package file |
On/Off |
イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.sv」という名前のSystemVerilogパッケージファイルを生成します。 |
Generate C header file |
On/Off |
イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.h」という名前のCヘッダーファイルを生成します。 |
Generate MIF (Memory Initialize File) |
On/Off |
イネーブルすると、IPは、「(Configuration file prefix)_reconfig_parameters.mif」という名前のMIF (Memory Initialization File) を生成します。MIFファイルには、データ形式でのリコンフィグレーションに必要な属性値が含まれています。 |
パラメーター | 範囲 | 説明 |
---|---|---|
Multiply factor (M-Counter) |
1~5 |
フィードバック・マルチプライヤーのカウンター (Mカウンター) の値を指定します。 |
Divide factor (N-Counter) |
0~4 |
プレ分周器のカウンター (Nカウンター) の値を指定します。 |
Divide factor (L-Counter) |
Low Medium High |
位相周波数検出器 (PFD) 回路の値を指定します。 |
ポート | 範囲 | クロックドメイン | 説明 |
---|---|---|---|
pll_refclk0 |
入力 |
該当なし |
リファレンス・クロック入力ポート0です。 合計で5つのリファレンス・クロック入力ポートがあります。使用可能なリファレンス・クロック・ポートの数は、Number of PLL reference clocksによって異なります。 |
pll_refclk1 |
入力 |
該当なし |
リファレンス・クロック入力ポート1です。 |
pll_refclk2 |
入力 |
該当なし |
リファレンス・クロック入力ポート2です。 |
pll_refclk3 |
入力 |
該当なし |
リファレンス・クロック入力ポート3です。 |
tx_serial_clk |
出力 |
該当なし |
GXチャネル用の高速シリアルクロック出力ポートです。x1クロック・ネットワークを表します。 |
pll_locked |
出力 |
非同期 |
PLLがロックされているかどうかを示すアクティブHighステータス信号です。 |
pll_cal_busy |
出力 |
非同期 |
PLLキャリブレーション進行中、Highでアサートされるステータス信号です。 この信号およびリセット・コントローラーIP上の tx_cal_busy ポートの論理ORを実行します。 |