インテルのみ表示可能 — GUID: ahw1481871898935
Ixiasoft
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3.1.2.3. fPLL IPコアのパラメーター、設定、およびポート
パラメーター | 範囲 | 説明 |
---|---|---|
fPLL Mode |
Core Cascade Source TransceiverF |
動作を行うfPLLモードを指定します。 汎用PLLとしてfPLLを使用するためにCoreを選択し、FPGAコア・クロック・ネットワークを駆動します。CoreモードのfPLLは、ダイナミック・リコンフィグレーション機能をサポートしていません。 Cascade Sourceを選択し、カスケーディング・ソースとして別のPLLにfPLLを接続します。 Transceiverを選択して、トランシーバー・ブロックにトランスミッターPLLとしてfPLLを使用します。 |
Message level for rule violations |
Error/Warning |
ルール・チェック・レベルを設定します。 「エラー」を選択すると、すべてのルール違反が発生し、IPの生成が妨げられます。 「警告」を選択すると、すべてのルール違反が警告として表示され、違反があってもIPの生成が可能になります。 |
Protocol Mode |
Basic PCIe Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade SATA GEN3 HDMI |
VCOの内部設定ルールを管理します。 このパラメーターは、プリセットではありません。プロトコルのすべてのパラメーターを設定する必要があります。 |
Bandwidth |
Low Medium High |
VCOの帯域幅を指定します。 帯域幅を高く設定すると、低減されたジッター除去を犠牲にして、PLLロック時間を短縮します。 |
Number of PLL reference clocks |
1~5 |
fPLLの入力リファレンス・クロック数を指定します。 |
Selected reference clock source |
0~4 |
fPLLへ最初に選択されるリファレンス・クロック入力を指定します。 |
Enable fractional mode |
On/Off |
フラクショナル周波数モードをイネーブルします。 このパラメーターは、入力リファレンス・クロックの整数倍ではない出力周波数にPLLをイネーブルします。 |
VCCR_GXB and VCCT_GXB supply voltage for the Transceiver |
1_0V、and 1_1V 45 |
Transceiverの供給電圧を指定します。 |
PLL output frequency |
User defined |
PLLのターゲットとなる出力周波数を表示します。 |
PLL output datarate |
Read-only |
PLLデータレートを表示します。 |
PLL integer reference clock frequency |
User defined |
クロック合成用にfPLLのリファレンス・クロック周波数を設定します。 |
Configure counters manually |
On/Off |
このオプションを選択することで、マニュアルでM、N、C、およびLカウンターの値を指定することができます。 |
Multiply factor (M-counter) |
8~127 (integer mode) 11~123 (fractional mode) |
逓倍係数を指定します (Mカウンター)。 |
Divide factor (N-counter) |
1~31 |
分周係数を指定します (Nカウンター)。 |
Divide factor (L-counter) |
1、2、4、8 |
分周係数を指定します (Lカウンター)。 |
Divide factor (C-counter) |
1~512 |
コアモードでコンフィグレーションされた場合のコアへのfPLL出力クロック周波数を指定します。 |
パラメーター | 範囲 | 説明 |
---|---|---|
Include Master Clock Generation Block |
On/Off |
イネーブルすると、fPLL IPコアの一部としてマスターCGBが含まれています。PLL出力は、マスターCGBを駆動します。 x6/x24ボンディング・モードおよびノンボンディング・モードに使用されます。 |
Clock division factor |
1、2、4、8 |
ボンディング・クロックを生成する前に、マスターCGBクロック入力を分割します。 |
Enable x24 non-bonded high–speed clock output port |
On/Off |
x6/xNのノンボンディング・モードに使用されるマスターCGBシリアルクロック出力ポートをイネーブルします。 |
Enable PCIe clock switch interface |
On/Off |
PCIeクロック切り替え回路に使用する制御信号をイネーブルします。 |
Enable mcgb_rst and mcgb_rst_stat ports |
On/Off |
トランシーバーがPCIE Gen 3 x2/x4/x8/x16 PIPEモードでコンフィグレーションされている場合は、mcgb_rst および mcgb_rst_stat ポートが必要です。 |
Number of auxiliary MCGB clock input ports |
0~1 |
トランシーバーがPCIE Gen 3 x2/x4/x8/x16 PIPEモードでコンフィグレーションされている場合は1に設定し、その他のすべてのモードでは0に設定する必要があります。 |
MCGB input clock frequency |
Read only |
マスターCGBのに必要な入力クロック周波数を表示します。このパラメーターを設定することはできません。 |
MCGB output data rate |
Read only |
マスターCGBの出力データレートを表示します。このパラメーターを設定することはできません。 この値は、MCGB入力クロック周波数およびMCGBクロック分周係数に基づいて算出されます。 |
Enable bonding clock output ports |
On/Off |
チャネル・ボンディングに使用されるMaster CGBの tx_bonding_clocks の出力ポートをイネーブルします。 ボンディング・デザインには、このパラメーターをイネーブルする必要があります。 |
PMA interface width |
8、10、16、20、32、40、64 |
PMA-PCSインターフェイスの幅を指定します。 この値を、ネイティブPHY IPコア用に選択したPMAインターフェイス幅に一致させます。ネイティブPHY IPコア用のボンディング・クロックを生成するには、正しい値を選択する必要があります。 |
パラメーター | 範囲 | 説明 |
---|---|---|
Enable dynamic reconfiguration |
On/Off |
ダイナミック・リコンフィグレーション・インターフェイスをイネーブルします。 |
Enable Native PHY Debug Master Endpoint |
On/Off |
イネーブルすると、PLL IPには、内部でAvalon-MMインターフェイス・スレーブに接続するエンベデッドNative PHY Debug Master Endpointが含まれます。NPDMEは、トランシーバーのリコンフィグレーション空間へのアクセスが可能です。また、System Consoleを使用して、JTAG経由で特定のテストやデバッグ機能が実行可能です。1チャネル以上を使用するコンフィグレーションでは、このオプションは「Share reconfiguration interface」オプションのイネーブルを必要とします。また、jtag_debug リンクをシステムに含める必要がある場合もあります。 |
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE |
On/Off |
イネーブルすると、reconfig_waitrequest は、PreSICEとのAvalon-MMインターフェイス・アービトレーションのステータスを表示しません。Avalon-MMインターフェイス・アービトレーションのステータスは、ソフト・ステータス・レジスター・ビットに反映されます。このフィーチャーを使用するには、「Optional Reconfiguration Logic」の下の「Enable control and status registers」機能をイネーブルする必要があります。 |
Enable capability registers |
On/Off |
トランシーバーPLLのコンフィグレーションについての概略情報を提供するケイパビリティー・レジスターをイネーブルします。 |
Set user-defined IP identifier |
1~5 |
ケイパビリティー・レジスターがイネーブルになっている場合に、user_identifierオフセットから読み出すことができるユーザー定義の数値識別子を設定します。 |
Enable control and status registers |
On/Off |
エンベデッド・デバッグを介して、PHYインターフェイスでステータス信号の読み出しおよびコントロール信号の書き込みを行うためのソフトレジスターをイネーブルします。使用可能な信号には、pll_cal_busy、pll_locked および pll_powerdown が含まれます。 |
Configuration file prefix |
On/Off |
イネーブルした際に生成されたコンフィグレーション・ファイルに使用するファイル・プリフィクスを指定します。IPの各バリアントは、コンフィグレーション・ファイルに一意のプリフィクスを使用する必要があります。 |
Generate SystemVerilog package file |
On/Off |
イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.sv」という名前のSystemVerilogパッケージファイルを生成します。 |
Generate C header file |
On/Off |
イネーブルすると、IPは、リコンフィグレーションに必要な属性値で定義されたパラメーターを含む「(Configuration file prefix)_reconfig_parameters.h」という名前のCヘッダーファイルを生成します。 |
Generate MIF (Memory Initialize File) |
On/Off |
イネーブルすると、IPは、「(Configuration file prefix)_reconfig_parameters.mif」という名前のMIF (Memory Initialization File) を生成します。MIFファイルには、データ形式でのリコンフィグレーションに必要な属性値が含まれています。 |
Enable multiple reconfiguration profiles |
On/Off |
イネーブルすると、GUIを使用して複数のコンフィグレーションを格納できます。IPは、格納されているすべてのプロファイルのリコンフィグレーション・ファイルを生成します。IPはまた、複数のリコンフィグレーション・プロファイルの整合性をチェックして、それらの間でリコンフィグレーションできることを確認します。 |
Enable embedded reconfiguration streamer |
On/Off |
複数の事前定義されたコンフィグレーション・プロファイル間のダイナミック・リコンフィグレーション処理を自動化するエンベデッド・リコンフィグレーション・ストリーマーをイネーブルします。 |
Generate reduced reconfiguration files |
On/Off |
イネーブルすると、ネイティブPHYが、複数のコンフィグレーション・プロファイルで異なる、属性またはRAMデータのみを含むリコンフィグレーション・レポート・ファイルを生成します。 |
Number of reconfiguration profiles |
1~31 |
複数のリコンフィグレーション・プロファイルをイネーブルした場合にサポートする、リコンフィグレーション・プロファイルの数を指定します。 |
Store current configuration to profile |
1、2、4、8 |
「Store profile」ボタンをクリックした場合、格納されるリコンフィグレーション・プロファイルを選択します。 |
ポート | 入力/出力 | クロックドメイン | 説明 |
---|---|---|---|
pll_refclk0 | 入力 |
該当なし |
リファレンス・クロック入力ポート0です。 合計で5つのリファレンス・クロック入力ポートがあります。使用可能なリファレンス・クロック・ポートの数は、Number of PLL reference clocksパラメーターによって異なります。 |
pll_refclk1 | 入力 |
該当なし |
リファレンス・クロック入力ポート1です。 |
pll_refclk2 |
入力 |
該当なし |
リファレンス・クロック入力ポート2です。 |
pll_refclk3 |
入力 |
該当なし |
リファレンス・クロック入力ポート3です。 |
pll_refclk4 |
入力 |
該当なし |
リファレンス・クロック入力ポート4です。 |
mcgb_aux_clk0 |
入力 |
該当なし |
リンク速度のネゴシエーション中にfPLLとATX PLLを切り替えるPCIeに使用されます。 |
pcie_sw[1:0] |
入力 |
非同期 |
PCIeプロトコルの実装に使用する2ビットのレート切り替えコントロール入力です。 |
mcgb_rst |
入力 |
該当なし |
マスターCGBをリセットします。このポートは、PCI Express Gen 3 PIPEを実装する場合にのみ使用する必要があります。 |
tx_serial_clk |
出力 |
該当なし |
GXチャネル向け高速シリアルクロック出力ポートです。x1クロック・ネットワークとして機能します。 |
pll_locked |
出力 |
非同期 |
PLLがロックされているかどうかを示すアクティブHighステータス信号です。 |
pll_cascade_clk |
出力 | 該当なし | fPLLカスケードクロック出力ポートです。 |
pll_pcie_clk |
出力 |
該当なし |
PCIeに使用されます。 |
pll_cal_busy |
出力 |
非同期 |
PLLキャリブレーション進行中にHighでアサートされるステータス信号です。 この信号およびリセット・コントローラーIP上の tx_cal_busy ポートの論理ORを実行します。 |
tx_bonding_clocks[5:0] |
出力 |
該当なし |
Master CGBからの低速パラレルクロック出力を搭載する、オプションの6ビットバスです。 チャネル・ボンディングに使用され、x6/x24のクロック・ネットワークを表します。 |
mcgb_serial_clk |
出力 |
該当なし |
x6/x24のノンボンディング・コンフィグレーション用の高速シリアルクロック出力です。 |
pcie_sw_done[1:0] |
出力 |
非同期 |
PCIeプロトコルの実装に使用する2ビットのレート切り替えステータス出力です。 |
pll_cascade_clk | 出力 |
該当なし |
fPLLカスケード出力ポートです。 |
outclk_div1 | 出力 |
該当なし |
コア出力クロック (コアモードでのみ) です。周波数はPLL出力周波数です。refclkとの位相関係はありません。 |
outclk_div2 | 出力 |
該当なし |
コア出力クロック (コアモードでのみ) です。周波数は outclk_div1 周波数の半分です。outclk_div1 にアライメントされた位相です。 |
outclk_div4 | 出力 |
該当なし |
コア出力クロック (コアモードでのみ) です。周波数は outclk_div1 周波数の4分の1です。outclk_div1 にアライメントされた位相です。 |
mcgb_rst_stat |
出力 |
該当なし |
マスターCGBのステータス信号です。このポートは、PCI Express Gen 3 PIPEを実装する場合にのみ使用する必要があります。 |