インテルのみ表示可能 — GUID: cdn1481875404622
Ixiasoft
2.3.1. プロトコルのプリセット
2.3.2. GXTチャネル
2.3.3. GeneralパラメーターおよびDatapathパラメーター
2.3.4. PMAパラメーター
2.3.5. PCS-Core Interfaceパラメーター
2.3.6. Analog PMA Settingsパラメーター
2.3.7. Enhanced PCSパラメーター
2.3.8. Standard PCSパラメーター
2.3.9. PCS Direct Datapathパラメーター
2.3.10. Dynamic Reconfigurationパラメーター
2.3.11. Generation Optionsパラメーター
2.3.12. PMA、キャリブレーション、およびリセットポート
2.3.13. PCS-Core Interfaceポート
2.3.14. エンハンストPCSポート
2.3.15. 標準PCSポート
2.3.16. トランシーバーPHY PCS-to-Coreインターフェイスのリファレンス・ポート・マッピング
2.3.17. IPコアファイルの位置
2.5.1.1. PIPE用トランシーバー・チャネルのデータパス
2.5.1.2. サポートされているPIPE機能
2.5.1.3. PIPE Gen1、Gen2、Gen3モードでのTX PLLの接続方法
2.5.1.4. インテルStratix 10トランシーバーでのPCI Express (PIPE) の実装方法
2.5.1.5. PIPE用のネイティブPHY IPコアのパラメーター設定
2.5.1.6. PIPE用fPLL IPコアのパラメーター設定
2.5.1.7. PIPE用ATX PLL IPコアのパラメーター設定
2.5.1.8. PIPE用ネイティブPHY IPコアのポート
2.5.1.9. PIPE用fPLLポート
2.5.1.10. PIPE用のATX PLLのポート
2.5.1.11. TXディエンファシスのプリセットマッピング
2.5.1.12. PIPEコンフィグレーションにおけるチャネルの配置方法
2.5.1.13. Gen3のリンク・イコライゼーション
2.5.1.14. タイミング・クロージャーに関する推奨事項
3.1. PLL
3.2. 入力リファレンス・クロック・ソース
3.3. トランスミッター・クロック・ネットワーク
3.4. クロック生成ブロック
3.5. FPGAファブリック-トランシーバー間のインターフェイス・クロッキング
3.6. ダブルレート転送モード
3.7. トランスミッター・データパス・インターフェイスのクロッキング
3.8. レシーバー・データパス・インターフェイスのクロッキング
3.9. チャネル・ボンディング
3.10. PLLカスケード・クロック・ネットワーク
3.11. PLLおよびクロック・ネットワークの使用
3.12. PLLおよびクロック・ネットワークの改訂履歴
5.2.2.1. RXギアボックス、RXビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlakenディスパリティー・チェッカー
5.2.2.4. デスクランブラー
5.2.2.5. Interlakenフレーム・シンクロナイザー
5.2.2.6. 64B/66Bデコーダーおよびレシーバー・ステートマシン (RX SM)
5.2.2.7. 10GBASE-Rビットエラー・レート (BER) チェッカー
5.2.2.8. Interlaken CRC-32チェッカー
5.2.2.9. RX PCS FIFO
5.2.2.10. RX Core FIFO
6.1. チャネルおよびPLLブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. 複数のリコンフィグレーション・プロファイル
6.4. アービトレーション
6.5. ダイナミック・リコンフィグレーションにおける推奨事項
6.6. ダイナミック・リコンフィグレーション実行の手順
6.7. ダイレクト・リコンフィグレーション・フロー
6.8. Native PHY IPまたはPLL IPコア・ガイド・リコンフィグレーション・フロー
6.9. 特殊なケースでのリコンフィグレーション・フロー
6.10. アナログPMA設定の変更
6.11. ポートおよびパラメーター
6.12. 複数のIPブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.13. エンベデッド・デバッグ機能
6.14. タイミング・クロージャーに関する推奨事項
6.15. サポートされない機能
6.16. トランシーバー・レジスター・マップ
6.17. リコンフィグレーション・インターフェイスおよびダイナミック・リコンフィグレーションの改訂履歴
7.5.1. デュプレックス・チャネルのリキャリブレーション (PMA TXおよびPMA RXの両方)
7.5.2. デュプレックス・チャネルでのみのPMA RXのリキャリブレーション
7.5.3. デュプレックス・チャネルでのみのPMA TXのリキャリブレーション
7.5.4. シンプレックスTXの同じ物理チャネルへのマージなしのPMAシンプレックスRXのリキャリブレーション
7.5.5. シンプレックスRXの同じ物理チャネルへのマージなしのPMAシンプレックスTXのリキャリブレーション
7.5.6. シンプレックスTXがマージされた物理チャネルでのPMAシンプレックスRXのみのリキャリブレーション
7.5.7. シンプレックスRXがマージされた物理チャネルでのPMAシンプレックスTXのみのリキャリブレーション
7.5.8. fPLLのリキャリブレーション
7.5.9. ATX PLLのリキャリブレーション
7.5.10. TX PLLとして使用する場合のCMU PLLのリキャリブレーション
インテルのみ表示可能 — GUID: cdn1481875404622
Ixiasoft
5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE)
DFEは、ノイズを増加させることなく信号の高周波数コンポーネントを増幅します。また、DFEはシンボル間干渉 (ISI) を補償します。現在のビットから以前に受信したビットの加重バージョンを加算あるいは減算することにより、DFEはポストカーソルISIを最小化します。DFEはTXプリエンファシスおよびダウンストリームRX CTLEに同期して動作します。これによりRX CDRをイネーブルし、損失およびノイズの多いバックプレーンを介して送信された正しいデータを受信します。
CTLEと比較した場合のDFEの利点は、Signal to Noise Ratio (SNR) が向上していることです。
図 187. 信号のISI
DFE回路はデータの遅延バージョンを格納します。格納されたビットは、係数で乗算された後に受信信号に加算されます。各係数の極性はプログラム可能です。
DFEアーキテクチャーは、15個の固定タップをサポートします。
15個の固定タップは、現在のビットから始まる、前の15ビットからISIを削除することができるDFEに変換されます。
図 188. チャネルパルス応答
注: チャネルの出力におけるパルスは、長い減衰テイルを示しています。周波数依存の損失および品質劣化はISIに影響します。