インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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日付 11/04/2019
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ドキュメント目次
ドキュメント目次 x
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.2.2. メインメモリーへの書き込み

AFUは、pck_af2cp_sTx.c1を使用し、CCI-P Channel 1 (C1) を介してメモリー書き込みリクエストを送信します。また、pck_cp2af_sRx.c1を使用し、C1を介して書き込み完了確認応答を受信します。

c1_ReqMemHdr構造は、フラット・ビットベクトルから書き込みリクエストフィールドまでの便利なマッピングを提供します。AFUはpck_af2cp_sTx.c1.valid信号をアサートし、メモリー書き込みリクエストとデータをそれぞれhdrおよびdataで駆動します。req_type信号は、リクエストタイプとキャッシュヒントを指定します。
  • WrLine_Iは、FPGAキャッシュの意図がないことを指定します。
  • WrLine_Mは、FPGAキャッシュをM状態で保持する意図を指定します。
  • WrPush_Iは、プロセッサー側のキャッシュでキャッシュする意図を指定します。
c1_ReqMemHdr構造はまた、モードフィールドのpck_af2cp_sTx.c1.hdr.modeを提供し、発行するメモリー書き込みリクエストの種類を指定します。次の2つのメモリー・リクエスト・モードがあります。
  • eMOD_CLは、単一または複数のキャッシュにアライメントされた書き込みを指定します。
  • eMOD_BYTEは、バイト・イネーブル書き込みを指定します。
    注: このメモリー・リクエスト・モードは、 インテル® PAC (インテル® Arria® 10 GX FPGA 搭載版) では利用できません。

c1_RspMemHdr構造は、フラット・ビットベクトルから応答フィールドまでの便利なマッピングを提供します。FIUはpck_cp2af_sRx.c1.resp_valid信号をアサートし、読み出し応答をhdrで駆動します。resp_typeフィールドは、応答タイプをデコードするためにデコードされます (メモリー書き込み、書き込みフェンスまたは割り込み)。

WrFenceは、メモリー書き込みリクエストをグローバルに可視化するために使用されます。WrFenceリクエストは、データペイロードとアドレスを受け入れないことを除いて、メモリー書き込みリクエストと同じフローに従います。

詳細については、Txヘッダーのフォーマット内の書き込みリクエストヘッダーのフォーマットを参照してください。

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