インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト

最高のリンク効率を実現するには、メモリーリクエストを大きな転送サイズにパッキングします。これにはマルチCLリクエストを使用します。以下に、マルチCLメモリーリクエストの特性を示します。

  • 4 CLのデータペイロードを使用する場合に、最高のメモリー帯域幅が実現されます。
  • メモリー書き込みリクエストは、かならず最下位アドレスから開始する必要があります。c1_ReqMemHdrのSOP=1は、最初のCLを示します。マルチCLリクエストの後続のヘッダーはすべて、Address[1:0] の増分値を駆動する必要があり、Address[41:2] はドントケアとして扱われます。
  • N CLメモリー書き込みリクエストは、チャネル1でNサイクルかかります。マルチCLリクエストの途中でアイドルサイクルを持つことは正当ですが、1つのリクエストを別のリクエストとインターリーブすることはできません。マルチCL書き込みリクエストのデータペイロード全体を完了せずに新しいリクエストを開始することは不正です。
  • FIUは、マルチCLのVAリクエストを単一のVCで完了することを保証します。
  • メモリー・リクエスト・アドレスは自然にアライメントされている必要があります。2CLリクエストは2-CL境界で開始し、そのCLアドレスは2で割り切れなければなりません。すなわち、address[0] = 1'b0です。4CLリクエストは4-CL境界でアライメントし、そのCLアドレスは4で割り切れなければなりません。すなわち、address[1:0] = 2'b00です。
  • マルチCLバーストは、他のリクエストを発行する前にすべてのワードを送信し、完了している必要があります。これは、単一のマルチCLバースト内では次の特別なメモリー書き込みリクエストをインターリーブできないことを意味します。
    • 書き込みフェンス
    • 割り込み
    • バイト・イネーブル書き込み

次の図は、マルチCLメモリー書き込みリクエストの例です。

図 12. マルチCLメモリーリクエスト

次の図は、メモリー書き込み応答サイクルの例です。アンパッキングされた応答の場合、各CLは順不同で返される場合があります。

図 13. マルチCLメモリー書き込み応答

以下は、メモリー読み出し応答サイクルの例です。読み出し応答は、それ自体の中で並べ替えることができます。すなわち、マルチCL読み出しの各CLの順序は保証されていません。マルチCL応答内のCLはすべて、同じmdataと同じvc_usedを持ちます。マルチCL読み出しのそれぞれのCLは、cl_numフィールドを使用して識別されます。

図 14. マルチCLメモリー読み出し応答
レベル 2 の表題