インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.12.1. アップストリーム・リクエスト

表 30.  AFUからFIUへのアップストリーム・リクエストのプロトコルフローTxデータの欄は、リクエストがTxデータペイロードを予期しているかを示します。Rxデータの欄は、応答がRxデータペイロードを返すかどうかを示します。
タイプ Txリクエスト Txデータ Rx応答 Rxデータ
メモリー書き込み WrLine_I はい WrLine いいえ
WrLine_M
WrPush_I
メモリー読み出し RdLine_I いいえ RdLine はい
RdLine_S
特別なメッセージ WrFence いいえ WrFence いいえ
Interrupt いいえ Interrupt いいえ
表 31.  AFUからFIUへのアップストリーム・リクエストのプロトコルフロー
  • WrLine_I: CLにまず書き込み、それをその後キャッシュからエビクションする必要があるため、特別な処理を必要とします。エビクションはリクエストのフェーズ2を形成します。
  • RdLine_I: デフォルトの読み出しタイプとして推奨されます。
  • RdLine_S: 多くリファレンスされているCLを特定した場合にのみ、控えめに使用してください。
  • RdCode: CPUディレクトリーを更新し、FPGAに共有状態でラインをキャッシュさせます。RdCurはCPUディレクトリーを更新せず、FPGAはこのラインをキャッシュしません。CPUからこのラインへのその後のアクセスでは、FPGAをスヌーピングしません。
CCI-Pリクエスト FPGAキャッシュ UPIサイクル 次の状態 CCI-P応答 UPIサイクル 次の状態 CCI-P応答 UPIサイクル 次の状態
ヒット/ミス 状態 フェーズ1 フェーズ2 フェーズ3
WrLine_I ヒット M なし M WrLine WbMtoI I      
ヒット S InvItoE    
ミス I    
WrLine_M ヒット M なし M WrLine 該当なし        
ヒット S InvtoE    
ミス I    
WrLine_I ミス M WbMotI I   InvItoE M WrLine WbMotI I
WrLine_M    
WrPush_I WbPushMotI I
WrLine_I ミス S EvctCln I   InvItoE M WrLine WbMotI I
WrLine_M    
WrPush_I WbPushMotI I
WrPush_I ヒット M なし M WrLine WbPushMotI I      
S、I InvItoE    
RdLine_S ヒット S、M なし 変更なし RdLine 該当なし        
ミス I RdCode S RdLine      
RdLine_I ヒット S、M なし 変更なし RdLine 該当なし        
ミス I RdCur I RdLine      
RdLine_I ミス M WbMtoI I   RdCur I RdLine    
RdLine_S RdCode S    
RdLine_I S EvctCln RdCur I    
RdLine_S RdCode S    
レベル 2 の表題