インテルのみ表示可能 — GUID: tnv1506351135853
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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.3.15. CCI-P のガイダンス
この章では、インテルFPGA IPシステムでFPGA統合プラットフォームまたは インテル® FPGA PACの使用を開始する際に推奨される有効な手法および設定を提供します。
CCI-Pインターフェイスは、FPGAキャッシュ状態および仮想チャネルを詳細に制御するための複数の高度な機能を提供します。それらを正しく使用することで、インターフェイスにわたる最適なパフォーマンスを実現することができます。それらが正しく使用されないと、パフォーマンスが大幅に低下する場合があります。
次の表に、リクエストフィールドに推奨されるパラメーターをいくつか示します。
| フィールド | 推奨されるオプション | |
|---|---|---|
| vc_sel | ProducerとConsumerタイプのフローの場合 | VA |
| レイテンシーに影響されやすいフローの場合 | VL0 | |
| データに依存するフローの場合 | VAを除くVCのいずれかを使用する、もしくはMPFのVCマップを使用する | |
| cl_len | 最大の帯域幅に向けて | 4 CL (256バイト) |
| req_type | メモリー読み出し | RdLine_I |
| メモリー書き込み | WrLine_M | |
AFUでリクエスト・バッファー・サイズを設定する際は、次のガイダンスを使用します。
- インテル® FPGA PAC
- VH0で64の未処理のリクエスト
- VAおよびVH0は、同じ64の未処理のリクエスト・バッファーを共有できます。
- FPGA統合プラットフォーム
- VH0およびVH1はそれぞれ、64の未処理のリクエストを持つことができます。
- VL0がフルの帯域幅に達するには最低128のインフライトのトランザクションを必要とします。また、長いレイテンシー・テイルに対処するのに256を超える未処理のリクエストは必要ありません。
- VAの場合、最大限のパフォーマンスは最低256、最大384のトランザクションで達成することができます。デザイン領域の節減に向け、VAバッファーをほかのVCと共有することを検討します。