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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.2.2.3. FIU機能の比較
次の表において、 インテル® FPGA PACとFPGA統合プラットフォームでサポートされる機能を比較します。
FIUの機能 | インテル® FPGA PACでサポートされる | FPGA統合プラットフォームでサポートされる |
---|---|---|
統一アドレス空間 | はい | |
AFU向けインテルVT-d | はい | |
パーシャル・リコンフィグレーション | はい | |
リモートデバッグ | はい | |
FPGAキャッシュサイズ | 該当なし | 128 KiB直接マッピング |
CCI-P | ||
メモリーマップドI/O (MMIO) 読み出しおよび書き込み | はい | |
CPUへのAFU割り込み | はい | いいえ |
CPUからAFUへのUMsg | いいえ | はい |
CCI-Pメモリーリクエスト | ||
データ転送サイズ | 64バイト (1 CL)、128バイト (2 CL)、256バイト (4 CL) | |
アドレス指定モード | 物理アドレス指定モード | |
アドレス指定幅 (CLにアライメントされたアドレス) | 42ビット | |
キャッシュヒント | いいえ | はい |
仮想チャネル | VA、VH0 | VA、VH0、VH1、VL0 |