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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.3.14. タイミング図
この章では、CCI-Pインターフェイス信号のタイミング図を提供します。
図 19. Txチャネル0および1がフルのしきい値に近い状態
注: Txチャネル0およびチャネル1がフルのしきい値に近いことを示す信号は、許容できるトランザクションがあと8つしかない場合にアサートされます。TXチャネル0およびチャネル1は、フルに近いことを示す信号がアサートされた後に有効な信号を8サイクルまでディアサートする必要があります。
図 20. 書き込みフェンスの動作
WrFenceは、WrLineリクエストの間に挿入されます。WrFence応答は、Rxチャネル1から返されます。
注: 図 20 では、WrFence前に生成された書き込みはすべて、WrFence後に到着した書き込みが完了する前に応答 (完了) します。
WrFenceは、選択されたVCに対してそれまでに発行された書き込みのみをフェンスします。すべてのVCにわたって書き込みをフェンスするには、VAを選択します。
図 21. MMIOリクエストとメモリー応答間でインターリーブされるC0 Rxチャネル
図 22. MMIO読み出し応答のタイムアウト
注: AFUは、最大応答時間65,536 pClkでMMIO読み出しトランザクションに応答します。