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1.3.1. 信号情報
1.3.2. メインメモリーに対する読み出しおよび書き込み
1.3.3. 割り込み
1.3.4. UMsg
1.3.5. I/OメモリーへのMMIOアクセス
1.3.6. CCI-P Tx信号
1.3.7. Txヘッダーのフォーマット
1.3.8. CCI-P Rx信号
1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)
1.3.11. そのほかの制御信号
1.3.12. プロトコルフロー
1.3.13. 順序付けの規則
1.3.14. タイミング図
1.3.15. CCI-P のガイダンス
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1.2.2.1. インテル® FPGA PAC向けFIU
図 2. インテル® FPGA PAC向けFIUのブロック図
インテル® FPGA PACは、 インテル® Xeon® プロセッサーにPCIe物理リンクを介して接続します。図 2 の インテル® FPGA PAC FIUのブロック図は、CCI-PをPCIeリンクにマッピングするブロックのみを示しています。この図には、AFUに向かうボードローカルのメモリーのFIMブロックは示されていません。 インテル® FPGA PAC向けFIUは、1つの物理リンクをCCI-Pにマッピングするシンプルな機能を備えます。
インテル® FPGA PAC FIUは、CCI-P仮想チャネルのVH0およびVAをPCIeリンクにマッピングします。仮想オートチャネル (VA) は、任意のプラットフォームのすべての利用可能なチャネルにわたってリクエストを最適にマッピングし、最大の帯域幅を実現します。
仮想チャネルについての詳細は、「CCI-Pの機能の概要」の章を参照ください。ダウンストリームのPCIe制御パスは、FPGA管理エンジン (FME)、CCI-PポートおよびAFUにアドレスマッピングされます。
FMEは、AFUのエラー、パフォーマンス、電力、温度の監視およびパーシャル・リコンフィグレーションの機能を提供します。CCI-Pポートモジュールは、ポートごとのリセット、休止、エラーの監視および、ネットワーク経由でのSignal Tapを使用するリモートデバッグを実装します。