インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用

一部のアプリケーションでは、AFUは、ホストメモリーの64バイト境界に始まりがアライメントされていないバッファー、または次の64バイト境界よりも前に終わるバッファーにアクセスすることが必要になります。AFUは、バイト・イネーブルのトランザクションおよびフル・キャッシュライン・アクセスを併用し、任意の境界で開始または終了するバッファー書き込みを実行することができます。そのような転送の場合にAFUは、バイト・イネーブルのバースト (mode=eMOD_BYTE) とフル・キャッシュ・ラインのバースト (mode=eMOD_CL) を混在させることはできません。

次の例においてAFUは、バイトアドレス0x62ECで始まるインクリメント・パターンの152バイトを書き込みます。アクセスされる最初と最後のバイトアドレスは64バイト境界に揃っていないため、転送は3つのセクションに分割されます。開始セクションと終了セクションはバイト・イネーブルを使用して、メモリーの64バイトにアライメントされた領域内のバイトのサブセットを更新します。最初のセクションは20バイトをメモリーに書き込み、その後128バイトがフル・キャッシュ・ライン・バーストを使用して書き込まれます。そして最後の4バイトの書き込みが続きます。
図 16. アクセスされるメモリーと対応するCCIPアドレス

最初のアクセスが64バイト境界で開始しないため、モードはeMOD_BYTEに設定されます。byte_startフィールドは0x2C、byte_lenフィールドは0x14、そしてCCIPアドレスビット41:2は0x62に設定され、CCIPアドレスビット1:0は0x3に設定されます。

2番目のアクセスは2CLの境界にアライメントされているため、次の128バイトは、モードがeMOD_CLに設定された2ビートのバーストとしてポストすることができます。2つのモードを同じバーストでインターリーブすることはできないため、このアクセスは、モードをeMOD_BYTEに設定するビートと組み合わせることはできません。

3番目のアクセスは64バイト境界で開始しますが、メモリーの4バイトにしかアクセスしません。そのため、モードはeMOD_BYTEに設定されます。byte_startフィールドは0x0、byte_lenフィールドは0x4、そしてCCIPアドレスビット41:2は0x63に設定され、ビット1:0は0x2に設定されます。
図 17. バイト・イネーブルとフル・キャッシュ・ラインを併用するアクセスのタイミング図
図 18. ホストメモリー
レベル 2 の表題