インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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ID 683193
日付 11/04/2019
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ドキュメント目次
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1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x
1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴
1.1. 本リファレンス・マニュアルについて x
1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集
1.2. 概要 x
1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層
1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x
1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較
1.3. CCI-Pインターフェイス x
1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス
1.3.2. メインメモリーに対する読み出しおよび書き込み x
1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み
1.3.8. CCI-P Rx信号 x
1.3.8.1. RxヘッダーおよびRxデータの形式
1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x
1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用
1.3.12. プロトコルフロー x
1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト
1.3.13. 順序付けの規則 x
1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト
1.3.13.1. メモリーリクエスト x
1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明
1.4. AFUの要件 x
1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID
1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.3.8.1. RxヘッダーおよびRxデータの形式

表 21.  Rxヘッダーのフィールドの定義
フィールド 説明
mdata

メタデータです。ユーザー定義のリクエストIDで、メモリーリクエストから応答ヘッダーに変更されずに返されます。

マルチCLのメモリー応答の場合、各CLに同じmdataが返されます。
vc_used

使用される仮想チャネルです。VAを使用する場合、このフィールドはリクエストに対してFIUが選択した仮想チャネルを識別します。そのほかのVCの場合はリクエストVCを返します。

format

マルチCLのメモリー書き込みリクエストを使用している場合、FIUはペイロード全体に対する単一の応答、もしくはペイロードの各CLに対して応答を返す場合があります。

  • 1’b0: アンパッキングされた書き込み応答で、各CLに対して応答を返します。cl_numフィールドを検索し、キャッシュラインを識別します。
  • 1’b1: パッキングされた書き込み応答で、単一の応答をペイロード全体に返します。cl_numフィールドは、1 CL、2 CL、または4 CLのペイロードサイズを提供します。
    注: メモリー・プロパティー・ファクトリー (MPF) インテル® FPGAベーシック・ビルディング・ブロックからの書き込み応答は、AFUに送信される際にかならずパッキングされます。
cl_num Format=0:

1 CLのデータペイロードを超える応答の場合、このフィールドはcl_numを識別します。

2’h0 – 最初のCL。最下位アドレス。

2’h1 – 2番目のCL。

2'h2 – 3番目のCL。

2’h3 – 4番目のCL。最上位アドレス。

注: 応答は順不同で返される場合があります。
Format=1:

このフィールドは、データのペイロードサイズを識別します。

2’h0 – 1 CL、または64バイト

2’h1 – 2 CL、または128バイト

2’h3 – 4 CL、または256バイト
hit_miss

キャッシュのヒットもしくはミスのステータスです。AFUはこれを使用し、さまざまなモジュールの詳細なヒットおよびミスの統計を生成できます。

1’b0 – キャッシュミス

1’b1 – キャッシュヒット
MMIOの長さ

MMIOリクエストの長さ

2’h0 – 4バイト

2’h1 – 8バイト

2'h2 - 64バイト (MMIO書き込みのみ)
MMIOアドレス ダブルワード (DWORD) にアライメントされたMMIOアドレスオフセットです。つまり、byte address>>2です。
UMsg ID UMsgに対応するCLを識別します。
UMsgタイプ

2つのタイプのUMsgがサポートされています。

1’b1 – データなしのUMsgH (ヒント)

1’b0 – データ付きのUMsg
表 22.   AFU Rx応答のエンコーディングとチャネルマッピング
リクエストタイプ エンコーディング データペイロード ヘッダー・フォーマット
t_if_ccip_c0_Rx: enum t_ccip_c0_rsp
eRSP_RDLINE 4’h0 はい

メモリー応答ヘッダー。表 23 を参照ください。

c0.rspValidで識別されます。
MMIO読み出し 該当なし いいえ MMIOリクエストヘッダー。表 24 を参照ください。
MMIO書き込み 該当なし はい 該当なし
eRSP_UMSG 4’h4 はい/いいえ

Umsg応答ヘッダー。表 26 を参照ください。c0.rspValidで識別されます。

t_if_ccip_c1_Rx: enum t_ccip_c1_rsp
eRSP_WRLINE 4’h0 いいえ

メモリー応答ヘッダー。表 25 を参照ください。

c1.rspValidで識別されます。
eRSP_WRFENCE 4'h4 いいえ Wrフェンス応答ヘッダー。表 27 を参照ください。
eRSP_INTR 4'h6 いいえ 割り込み応答ヘッダー。表 28 を参照ください。
表 23.  C0メモリー読み出し応答ヘッダー・フォーマットの構造 (t_ccip_c0_RspMemHdr)
ビット ビット数 フィールド
[27:26] 2 vc_used
[25] 1 RSVD
[24] 1 hit_miss
[23:22] 2 RSVD
[21:20] 2 cl_num
[19:16] 4 resp_type
[15:0] 16 mdata
表 24.  MMIOリクエストヘッダーのフォーマット
ビット ビット数 フィールド
[27:12] 16 address
[11:10] 2 length
[9] 1 RSVD
[8:0] 9 TID
表 25.  C1メモリー書き込み応答ヘッダー・フォーマットの構造 (t_ccip_c1_RspMemHdr)
ビット ビット数 フィールド
[27:26] 2 vc_used
[25] 1 RSVD
[24] 1 hit_miss
[23] 1 format
[22] 1 RSVD
[21:20] 2 cl_num
[19:16] 4 resp_type
[15:0] 16 mdata
表 26.  UMsgヘッダーのフォーマット (FPGA統合プラットフォームのみ)
ビット ビット数 フィールド
[27:20] 8 RSVD
[19:16] 4 resp_type
[15] 1 UMsgタイプ
[14:3] 12 RSVD
[2:0] 3 UMsg ID
表 27.  WrFenceヘッダー・フォーマットの構造 (t_ccip_c1_RspFenceHdr)
ビット ビット数 フィールド
[27:20] 8 RSVD
[19:16] 4 resp_type
[15:0] 16 mdata
表 28.  割り込みヘッダー・フォーマットの構造 (t_ccip_c1_RspIntrHdr) (インテル FPGA PACのみ)
ビット ビット数 フィールド
[27:26] 2 vc_used
[25:20] 6 RSVD
[19:16] 4 resp_type
[15:2] 14 RSVD
[1:0] 2 id
レベル 2 の表題