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インテル® アクセラレーション・スタック (インテル® Xeon® CPU＆FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

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日付 11/04/2019

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ドキュメント目次

ドキュメント目次 x

1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル x

1.1. 本リファレンス・マニュアルについて 1.2. 概要 1.3. CCI-Pインターフェイス 1.4. AFUの要件 1.5. インテル® FPGAベーシック・ビルディング・ブロック 1.6. デバイス・フィーチャー・リスト 1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴

1.1. 本リファレンス・マニュアルについて x

1.1.1. 本リファレンス・マニュアルのご利用にあたり 1.1.2. 規則 1.1.3. 関連資料 1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧 1.1.5. アクセラレーションの用語集

1.2. 概要 x

1.2.1. FPGAインターフェイス・マネージャー (FIM) 1.2.2. インテルFPGAインターフェイス・ユニット (FIU) 1.2.3. メモリーおよびキャッシュ階層

1.2.2. インテルFPGAインターフェイス・ユニット (FIU) x

1.2.2.1. インテル® FPGA PAC向けFIU 1.2.2.2. インテルFPGA統合プラットフォーム向けFIU 1.2.2.3. FIU機能の比較

1.3. CCI-Pインターフェイス x

1.3.1. 信号情報 1.3.2. メインメモリーに対する読み出しおよび書き込み 1.3.3. 割り込み 1.3.4. UMsg 1.3.5. I/OメモリーへのMMIOアクセス 1.3.6. CCI-P Tx信号 1.3.7. Txヘッダーのフォーマット 1.3.8. CCI-P Rx信号 1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト 1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) 1.3.11. そのほかの制御信号 1.3.12. プロトコルフロー 1.3.13. 順序付けの規則 1.3.14. タイミング図 1.3.15. CCI-P のガイダンス

1.3.2. メインメモリーに対する読み出しおよび書き込み x

1.3.2.1. メインメモリーからの読み出し 1.3.2.2. メインメモリーへの書き込み

1.3.8. CCI-P Rx信号 x

1.3.8.1. RxヘッダーおよびRxデータの形式

1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005) x

1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用

1.3.12. プロトコルフロー x

1.3.12.1. アップストリーム・リクエスト 1.3.12.2. ダウンストリーム・リクエスト

1.3.13. 順序付けの規則 x

1.3.13.1. メモリーリクエスト 1.3.13.2. MMIOリクエスト

1.3.13.1. メモリーリクエスト x

1.3.13.1.1. メモリー書き込みフェンス 1.3.13.1.2. メモリーの一貫性の説明

1.4. AFUの要件 x

1.4.1. 必須AFU CSRの定義 1.4.2. AFUの検出フロー 1.4.3. AFU_ID

1. アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアル

1.1. 本リファレンス・マニュアルについて

1.1.1. 本リファレンス・マニュアルのご利用にあたり

1.1.2. 規則

1.1.3. 関連資料

1.1.4. アクセラレーション・スタック (インテル Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの頭字語一覧

1.1.5. アクセラレーションの用語集

1.2. 概要

1.2.1. FPGAインターフェイス・マネージャー (FIM)

1.2.2. インテルFPGAインターフェイス・ユニット (FIU)

1.2.2.1. インテル® FPGA PAC向けFIU

1.2.2.2. インテルFPGA統合プラットフォーム向けFIU

1.2.2.3. FIU機能の比較

1.2.3. メモリーおよびキャッシュ階層

1.3. CCI-Pインターフェイス

1.3.1. 信号情報

1.3.2. メインメモリーに対する読み出しおよび書き込み

1.3.2.1. メインメモリーからの読み出し

1.3.2.2. メインメモリーへの書き込み

1.3.3. 割り込み

1.3.4. UMsg

1.3.5. I/OメモリーへのMMIOアクセス

1.3.6. CCI-P Tx信号

1.3.7. Txヘッダーのフォーマット

1.3.8. CCI-P Rx信号

1.3.8.1. RxヘッダーおよびRxデータの形式

1.3.9. マルチキャッシュ・ライン・メモリー・リクエスト

1.3.10. バイト・イネーブル・メモリー・リクエスト (インテル FPGA PAC D5005)

1.3.10.1. バイト・イネーブルとフル・キャッシュ・ライン・アクセスの併用

1.3.11. そのほかの制御信号

1.3.12. プロトコルフロー

1.3.12.1. アップストリーム・リクエスト

1.3.12.2. ダウンストリーム・リクエスト

1.3.13. 順序付けの規則

1.3.13.1. メモリーリクエスト

1.3.13.1.1. メモリー書き込みフェンス

1.3.13.1.2. メモリーの一貫性の説明

1.3.13.2. MMIOリクエスト

1.3.14. タイミング図

1.3.15. CCI-P のガイダンス

1.4. AFUの要件

1.4.1. 必須AFU CSRの定義

1.4.2. AFUの検出フロー

1.4.3. AFU_ID

1.5. インテル® FPGAベーシック・ビルディング・ブロック

1.6. デバイス・フィーチャー・リスト

1.7. インテル® アクセラレーション・スタック (インテル® Xeon® CPU & FPGA対応) コア・キャッシュ・インターフェイス (CCI-P) リファレンス・マニュアルの改訂履歴

インテルのみ表示可能 — GUID: jvv1549572902484

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